通过利用CPLD/FPGA器件实现数字同步复接系统的设计

邓岚 郭勇 赖武 发表于 2020-08-07 16:55:11 收藏 已收藏
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通过利用CPLD/FPGA器件实现数字同步复接系统的设计

邓岚 郭勇 赖武 发表于 2020-08-07 16:55:11
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一 引言

在数字通信中,为了扩大传输容量和提高传输效率,通常需要将若干个低速数字码流按一定格式合并成一个高速数据码流流,以便在高速宽带信道中传输。数字复接就是依据时分复用基本原理完成数码合并的一种技术,并且是数字通信中的一项基础技术。

当今社会是数字话的社会,数字集成电路应用广泛。而在以往的PDH复接电路中,系统的许多部分采用的是模拟电路,依次有很大的局限性。随着微电子技术的发展,出现了现场可编辑逻辑器件(PLD),其中应用最广泛的当属现场可编程门阵列(FPGA)和复杂可编程逻辑器件(CPLD)。本文就是用硬件描述语言等软件与技术来实现一个基于CPLD/FPGA的简单数字同步复接系统的设计。

二 基本原理及系统构成

1 基本原理

为了提高信道的利用率,使用多路信号在同一条信道上传输时互相不产生干扰的方式叫做多路复用。在时分制的PCM通信系统中,为了扩大传输容量,提高传输效率,必须提高传速率。也就是说项办法把较低传输速率的数据码流变成高速率的数据码流,而数字复接器就是实现这种功能的设备。

数字复接的方法主要有按位复接、按字复接、按帧复接,这里介绍最常用的按位复接。按位复接的方法是每次只依次复接每个支路的一位码,复接以后的码序列中的第1是时隙中的地1位表示第1路的第1位码,第2位表示第2路的第1位码,依次类推。这种复接方法的特点是设备简单,要求存储容量小,较易实现,目前被广泛采用,但要求各个支路码速和相位相同,本文也采用该方法。

同步复接是指被复接的各个输入支路信号在时钟上必须是同步的,即各个支路的时钟频率完全相同的复接方式,因此在复接前必须进行相位调整。

2 系统构成

数字复接系统由数字复接器和数字分接器两部分组成。把两个或两个以上的支路数字信号按时分复用方式合并成单一的合路数字信号的过程称为数字复接,把完成数字复接功能的设备称为复接器。在接收断把一路符合数字信号分离成各支路信号的过程称为数字分离,把完成这种数字分接功能的设备称为数字分接器。数字复接器、数字分接器和传输信道共同构成了数字复接系统。其框图如下

通过利用CPLD/FPGA器件实现数字同步复接系统的设计

图1 数字复接系统框图

上图中定时单元给设备提供一个统一的基准时钟,码速调整单元是把速率不同的个支路信号,调整成与复接设备定时完全同步的数字信号,四路基群信号先各自经正码速调整,变为2.112Mbit/s的同步码流。复接器顺序循环读取四路码流,并在每帧开头插人帧定位信号,输出8.448Mbit/s的标准二次群。另外在复接时还需要插入帧同步信号,以便接收端正确接收各支路信号。分接设备的定时单元从接收信号中提取时钟,并分送给各支路进行分接,把帧定位信号抛掉,顺序循环分别送人4个码速恢复单元,扣除插人码元,恢复成四路2.048Mbit/s的基群信号。

三 FPGA设计

本文意在引荐CPLD/FPGA的设计方法,因此以比较有代表性的较简单的四路同步复接器作为例子加以研究。本次FPGA设计采用分层设计,顶层为整个系统的原理框图(见图1),用一些符号表示功能块,然后把每个功能块分成若干子模块,各模块独立设计,下面就各模块的设计思想进行详细介绍。

1 四路复接器复接电路设计原理

简单的思路同步复接器组成框图如图2。为了简单和容易实现,坚定设计任务要求为:同步时钟为256kHz,每个时隙为8位,四路支路信码可通过拨码开关预置;四路支路信码以同步复接方式合成一路帧长为32位复用串行码。其中一个时隙(一路支路信号)作为帧同步码并去为x1110010(巴克码),因此数据码实际为三路共24位码。

图2 四路同步复接器原理图模型

复接器的设计主要是由几大模块构成,分别是上图中的时钟、分频器、内码控制器、时序产生器、四路32位内码(每路8位)产生器及输出电路,下面分别讨论个部分的设计。

(1)分频器模块

分频器实际是一个计数器,在本例中,其作用是将由晶振电路产生的4096kHz的方波信号进行分频,其16分频(即256kHz时钟)输出端作为内码的控制输入端。在这里,分频器为4位二进制计数器。

(2)内码控制器和内码产生器

内码控制器其实也是一个分频器,一个输出端口输出的三位并行信号作为内码产生器的地址控制端(选择输入端),另一输出端作为时序产生器的控制端,在硬件功能上相当于74LS151数据选择器。而内码产生器会循环并依次输出从“000”“001”一直到“111”,这样,内码产生器每个时钟节拍输出一位码,通过输出电路送到合路信道上,最终形成一路串行码流。四个内码产生器就可产生四路独立的8位数码,并在内码控制器的控制下输出响应的数码。

(3)时序产生器

时序产生器可产生脉冲为8个时钟周期的四路时序信号。具体实现是:将内码控制的二分频端(即128kHz时钟输出端)通过一个32分频器,其2分频和四分频输出端作为2/4译码器的控制端,2/4译码器的四个输出端,在经过反相器后,便得出本设计所要求的时序。

(4)输出电路

在时序产生器产生的四路时序信号的控制下(时序也内码相与),按照按位复接的复接方法依次将四路数码接入同一信道,形成了一路串行码,从而完成了四路数数据码的复接。实现的关键是三态与门的利用,就是当时序信号的上升沿到来,并且在高电平持续时间内,响应的八位码以Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7的顺序依次输出,而在其他情况下,则以高阻的形态出现,当经过一个时序周期(即32码元)后,就输出了一帧串行码,从而实现了四路数据的同步复接。

2 分接电路设计原理

数字分接器是由同步、定时、分接和恢复单元组成。同步单元的功能是从接收码中提取与发送单元相位一致的同步时钟信号;定时单元的功能是通过同步单元提取的始终信号的推动,产生分接设备所需的各定时信号,如帧同步信号、时序信号可通过定时电路来产生,形成同步支路数字信号。恢复电路的功能是把被分离的同步支路数字信号恢复成原始的支路数字信号。其功能模型框图如下:

图3 四路分接器的功能模型框图

该分接器由帧同步提取电路、位同步提取电路、时序恢复电路和分路器等组成。下面将分别讨论各个模块。

时序恢复电路

时序恢复电路的功能是在帧同步信号的控制下,根据每路信号时隙的长度,得到与各分路码的位置和宽度对应的时序信号,利用时序信号可从串行复用信号序列中,截取分路信号,达到解复用的目的。

时序信号恢复方法是将同步码用8位移位寄存器在时钟的控制下移8位,然后以移位前的帧同步码作为D触发器的时钟,以移位后的帧同步码作为D触发器的清零信号,则D触发器的输出所谓第一路时序码;再讲已移8位的帧同步码移8位,即共移了16位,按照和上述同样的方法,以移8位的帧同步码作为另一个D触发器的时钟信号,而将移8位的帧同步码作为其清零信号,则第二个D触发器的输出就是第2路时序信号;然后在将已移16位的帧同步码又移8位,即移24位,将它作为第3个D触发器的清零信号,而移了16位的帧同步码作为第3个D触发器的时钟,则第3个D触发器的输出就是第3路时序信号。值得注意的是,上述的D触发器的清零信号和时钟信号,都是以下降沿作用,否则,得到的各时序信号将超前一个帧同步码码元宽度,在位置上就不正确了。

分路器模块

分路器部分的功能是在时钟信号和时序信号 的控制下,经过串/并变换、并/串变换将各路信号从合路信号中分离出来,并输出低速率的连续的原始支路信号。

分路器模块是由四个子模块构成,每个子模块对应一路支路信号分路电路,每个子模块又分为三个部分,即串并变换器、分频器和并/串变换器。串/并变换器的功能是,将接收到的串行复用信号按复用信号的时钟,进行串并变换,并进行状态锁存。并/串变换器时钟速率是复用信号对于的时钟速率的1/4(用分频器74161实现),以保证将复接器帧结构中的一个时隙扩展为一帧的宽度。而并/串变换器可利用串/并变换器中的状态锁存,以低速时钟对并/串变换器的移位寄存器进行数据的低速移位。该并/串变换器包含两个工作过程,首先完成并行数据的写入功能,然后完成数据串行移位功能。

位/帧同步时钟信号的提取

位同步时钟信号提取电路是由竖子锁相环来完成的,数字锁相环接收来自时分复用数据信号,从中提取与发端相位同步的时钟信号。

根据通信原理的理论,可采用连贯式插入法帧同步信号提取,帧同步信号提取应考虑到漏同步保护和防止假同步假同步现象。在本文中,只需将位同步信号和帧同步信号作为一个独立的信源看待,具体设计不做讨论。

结束语

系统仿真波形良好,除了允许范围内的信号延迟外,能准确实现数字信号的复接和分接。而且本设计便于扩展,只需修改FPGA中相应控制参数,就可以实现高次群的复接与分接。该系统作为IP核应用于信号传输电路,对数字信号,或经PCM编码调制后的语音信号进行处理,可提高信道的利用率和传输质量,也可以进行光电转换后用于光纤通信或大气激光通信中。

责任编辑:gt

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