为56G/112G SerDes选择XO/VCXO时钟参考时的设计考量

Silicon Labs（亦称“芯科科技”）近日推出“Clock Talk”时钟线上系列研讨会的第二场随选即播中文演讲主题“为56G/112GSerDes选择XO/VCXO时钟参考时的设计考量”，提供了中文及英文演说版本供用户选择。  为56G/112G SerDes选择XO/VCXO时钟参考时的设计考量

      电信、无线基础设施、光学模块、广播视频、医学成像和其他工业市场的下一代参考时钟要求大量采用FPGA、ASIC和SoC，它们使用56G 或112G SerDes 来支持更高的数据速率和带宽功能。SerDes 带宽增加和相关参考时钟的RMS 相位抖动要求之间存在直接的相关性。

      随着SerDes 速度的增加，参考时钟所需的 RMS 相位抖动性能随之减少。在本次网络研讨会上，我们概述最新一代FPGA、光学DSP、相干DSP 和网络处理器的参考时钟要求，并重点介绍Si54x Ultra Series XO 和 VCXO 产品家族的关键功能，这些功能可确保参考时钟RMS 相位抖动性能保持在最大限度内；从而为系统设计者在其系统抖动预算中增加了更多馀欲。
   

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