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FPGA静态时序分析的理论和参数说明
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2021-01-12
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1. 背景
静态时序分析的前提就是设计者先提出要求，然后时序分析工具才会根据特定的时序模型进行分析，给出正确是时序报告。
进行静态时序分析，主要目的就是为了提高系统工作主频以及增加系统的稳定性。对很多数字电路设计来说，提高工作频率非常重要，因为高工作频率意味着高处理能力。通过附加约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从而提高工作频率。
2. 理论分析
2.1 固定参数launch edge、latch edge、Tsu、Th、Tco概念
2.1.1 launch edge
时序分析起点（launch edge）：第一级寄存器数据变化的时钟边沿，也是静态时序分析的起点。
2.1.2 latch edge
时序分析终点（latch edge）：数据锁存的时钟边沿，也是静态时序分析的终点。
2.1.3 Clock Setup Time （Tsu）
建立时间（Tsu）：是指在时钟沿到来之前数据从不稳定到稳定所需的时间，如果建立的时间不满足要求那么数据将不能在这个时钟上升沿被稳定的打入触发器。
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