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使用FPGA设计实现FIR数字滤波器的详细资料说明

消耗积分:0 | 格式:rar | 大小:0.37 MB | 2021-01-22

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　　为了研究不同结构的nR数字滤波器FPGA实现对数字多普勒接收机中n，GA器件资源消耗及其实现的滤波器的速度性能，在Xilinx ISEIO．1开发平台中，采用Verilog HDL语言分剐实现了FIR数字滤波器的改进的串行结构、并行结构以及DA结构，并在ModelSim仿真验证平台中仿真了实现设计。结果表明，改进串行结构的实现消耗资源少但滤波速度慢，并行结构的实现滤波速度快但消耗资源多，而DA算法的实现速度仅取决于输入数据的宽度，所以滤波速度通常较快且消耗的资源较少。

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