时钟发生器性能对数据转换器的影响

数据转换器是通信系统中的关键元件 在光纤等模拟传输介质之间形成桥梁 光学、微波、射频和数字处理模块，如 FPGA。 和 DSP。 系统设计人员通常专注于选择最 适合应用的数据转换器，而数据转换器要少得多 可以考虑时钟代的选择 提供数据转换器的设备。种类繁多的时钟发生器 提供具有广泛不同的性能属性。 但是，如果不仔细考虑时钟发生器，相位 噪声和抖动性能特征，数据转换器， 动态范围和线性度性能会受到严重影响。 本文讨论了时钟发生器的影响、相位噪声、 以及数据转换器动态范围和线性度的抖动 （ADC 和 DAC）详细介绍。时钟抖动的理论分析 给出了转换器信噪比并提供仿真结果 使用ADI公司的高性能时钟发生器。

ADI公司开发了独特的高性能时钟系列 支持系统设计人员的配电和时钟生成产品 以最大限度地提高数据转换器的性能。The HMC1032LP6GE HMC1034LP6GE是SMT封装时钟发生器，它们是 适用于各种高性能蜂窝/4G 基础设施、光纤 光学和网络应用，并提供一流的抖动和 业界领先的相位本底噪声。HMC987LP5E 1：9扇出缓冲器 非常适合作为关键应用中的时钟驱动器，具有超低噪声 −166 dBc/Hz 的底线。这些器件的主要规格如 表 1 和 2.

 

部件号	最大频率（兆赫）	功能	典型相位抖动（fs rms）	本底相位噪声 （dBc/Hz）	最大参考频率（兆赫）	典型功耗 （W）	品质因数 （压裂/整数） （dBc/Hz）
HMC1032LP6GE	350	具有小数N分频PLL和VCO的高性能时钟发生器	75	–165	350	0.86	–227/–230
HMC1034LP6GE	3000	具有小数N分频PLL和VCO的高性能时钟发生器	78	–165	350	0.86	–227/–230

部件号	最大时钟速率 （千兆赫）	功能	输入	输出	相位抖动（12 kHz 至 20 MHz）	上升/下降时间（ps）	通道偏斜（ps）	通道禁用模式	电源（V）
HMC987LP5E	8	1：9 扇出缓冲器	LVPECL， LVDS， CML， CMOS	绿佩克利	8 fs 有效值	65	3.1	是的	3.3

 

系统注意事项

利用MIMO（多输入）的典型LTE（长期演进）基站 多输出）架构如图 1 所示。该架构包括 多个发射器、接收器和DPD（数字预失真）反馈路径。 各种发射器/接收器组件，例如数据转换器（ADC/ DAC）和本振（LO）需要低抖动参考时钟来改善 性能。其他基带组件也需要各种时钟源 频率。

图1.采用 MIMO 架构的典型 LTE 基站的时钟定时解决方案。

用于实现基站间同步的时钟源通常 来自GPS（全球定位系统）或CPRI（普通公共无线电） 接口）链接。这种源通常具有出色的长期频率稳定性; 但是，它需要频率转换为所需的本地参考 频率具有出色的短期稳定性或抖动。高性能时钟 发生器，如HMC1032LP6GE，执行频率转换 并提供低抖动时钟信号，然后可以将其分配给各种 基站组件。选择最佳时钟发生器至关重要 因为次优参考时钟会导致较高的LO相位噪声， 导致更高的发射/接收EVM（误差矢量幅度）和系统 信噪比（信噪比）。高时钟抖动和本底噪声也会影响数据 转换器通过降低系统信噪比，并引入杂散数据转换器 辐射，从而进一步降低数据转换器SFDR（无杂散） 动态范围）。因此，最终需要低性能时钟源 降低系统容量和吞吐量。

时钟发生器规格

虽然时钟抖动有多种定义，但最适用的定义 在数据转换器应用中是相位抖动，以时域指定 PS RMS 或 FS RMS 的单位。相位抖动 （PJBW） 是由 在特定偏移范围内对时钟信号的相位噪声进行积分 从载波，由以下等式给出：

f时钟是操作的频率;f最低/f.MAX指示感兴趣的带宽， 和 S（f时钟） 表示 SSB 相位噪声。的上限和下限 积分带宽 （f最低/f.MAX） 对于每个应用程序都是唯一的，并且由 设计将敏感的相关光谱内容。设计师的 目标是选择集成噪声最低的时钟发生器， 或所需带宽中的相位抖动。传统上，时钟发生器是 特点是积分超过 12 kHz 至 20 MHz，这是指定的 对光通信接口（如 SONET）的要求。虽然这 可能适用于某些数据转换器应用，范围更广 通常需要集成，特别是扩展到 20 MHz 以上才能捕获 高速数据转换器采样时钟的相关噪声曲线。 测量相位噪声时，噪声偏移远离载波频率。 例如，用于数据转换器采样的实际时钟频率为 通常称为远离载波相位噪声。这种噪声的极限是 通常称为相位本底噪声，如图2所示。这个数字 显示了ADI公司HMC1032LP6GE时钟发生器的实际测量曲线。 相位本底噪声在数据转换器中显得尤为重要 由于转换器SNR对宽带的敏感性的应用 时钟输入端的噪声。当设计人员评估时钟发生器选项时， 必须将相位本底噪声性能视为关键基准。

图2.HMC1032LP6GE的相位噪声和抖动性能

图2显示了12 kHz范围内~112 fs rms的积分相位抖动 至 20 MHz 积分带宽，相位噪底为 ~–168 dBc/Hz 工作频率为 ~160 MHz 时。这里值得注意的是，当 考虑最适合数据转换器的时钟发生器， 设计人员不仅应参考 频域，还可以进行时钟信号质量测量，如占空比 时域中的周期和上升/下降时间。

数据转换器性能

为了描述时钟噪声对数据转换器的性能影响， 转换器可以被认为是数字混音器，但有细微的区别。 在混频器中，LO的相位噪声被添加到被混合的信号中。在 一个数据转换器 时钟的相位噪声施加在转换 输出，但被信号与时钟频率的比值抑制。这 时钟抖动会导致采样时间错误，表现为 信噪比降低。

时间抖动，T抖动，只是采样时间内的均方根误差，表示 在几秒钟内。

在某些应用中，可以使用时钟滤波器来减少时钟的抖动 信号，但这种方法有明显的缺点：

滤波器可以消除时钟信号的宽带噪声，但窄带噪声仍然存在。

滤波器的输出通常是正弦波输出，压摆率较慢，这会影响时钟信号对时钟路径中内部噪声的敏感性。

滤波器消除了改变时钟频率以实现多种采样速度架构的灵活性。

更实用的方法是使用具有快速转换的低噪声时钟驱动器 速率和高输出驱动能力，以最大限度地提高时钟信号的斜率。 此方法优化性能的原因如下：

消除时钟滤波器可降低设计复杂性和元件数量。

快速上升时间可抑制ADC时钟路径内部的噪声。

窄带和宽带噪声都可以通过选择最佳时钟源来优化

可编程时钟发生器可实现不同的采样率，这使得该解决方案更能适应不同的应用。

极低的时钟本底噪声至关重要。时钟抖动噪声远离载波 在ADC中采样，并折叠到ADC数字输出频率中 乐队。该频段受奈奎斯特频率的限制，奈奎斯特频率的定义如下：

时钟抖动通常由 模数转换器时钟信号。虽然ADC的SNR性能取决于各种 因素，时钟信号的宽带抖动的影响由下式给出 以下等式：

如图所示，与混频器不同，时钟抖动的SNR贡献是直接的 与模拟输入频率成正比，f在，到ADC。

驱动ADC时，时钟噪声受时钟带宽的限制 驱动器路径，通常由ADC时钟输入电容主导。 宽带时钟噪声将调制大输入信号，并将折叠成 模数转换器输出频谱。时钟路径的相位噪声会降低 输出SNR与输入信号的幅度和频率成正比。 最坏的情况是当存在大高频信号时 一个小信号。

在现代无线电通信系统中，通常情况是多个 载波信号存在于输入中，感兴趣的单个信号是 在DSP中滤波以匹配信号带宽。在许多情况下，一个大的， 一个频率的不需要的信号会与时钟噪声混合并降低性能 ADC通带中其他频率下的可用SNR。在这样的一个 在这种情况下，感兴趣的SNR是所需信号带宽中的SNR。另外 信噪比抖动上面的值实际上是相对于最大振幅 信号，通常是不需要的信号或阻塞器。

目标信号频带内的输出噪声由下式决定：

计算时钟噪声较大且较大时的ADC性能下降 给定输入频率下的不需要的信号;例如，计算 ADC全带宽中的信噪比。

使用所需信号带宽相对于完整带宽的比率 数据转换器带宽，用于计算所需信号中的SNR 带宽。

根据不需要的信号的幅度提高值 低于满量程。

步骤b的结果只是将先前显示的SNR方程修改为： 遵循：

信 噪 比抖动：SNR贡献时钟抖动，进入fBW，在频率鳍片存在大信号的情况下，采样率，fs。

f在：满量程不需要的信号的输入频率，以赫兹为单位。

T抖动：ADC 时钟的输入抖动，以秒为单位。

fBW：所需输出信号的带宽，以 Hz 为单位。

fs：数据转换器的采样率，单位：Hz。

信 噪 比直流：带直流输入的数据转换器的信噪比，单位为dB

最后，在目标信号频带中可用的最大SNR，具有 全量程阻塞器的存在，只是抖动和噪声功率的总和 DC贡献。

例如，500 MSPS数据转换器，在直流时ENOB为12.5位，或 相当于 75 dB SNR，在采样率一半的带宽上进行评估， 在 250 兆赫时。如果目标信号的宽度为 5 MHz，则 SNR 可能接近 直流，在具有完美时钟的 5 MHz 带宽中，将为 75 + 10 × log10（250/5） = 92 dB。

但是，ADC时钟并不完美，图3显示了 5 MHz 所需信号带宽的衰减，作为 在 x 轴上的频率处输入大的不需要的信号。的影响 随着时钟抖动的增加，不需要的信号更加严重，并且随着 输入频率增加。如果不需要的信号的幅度减小， 可用的信噪比将按比例增加。

例如，对满量程、5 MHz 不需要的 W-CDMA 信号进行采样 在 200 MHz 输入下，具有高质量的 500 MHz 时钟，例如 HMC1034LP6GE在整数模式下运行时具有70 fs抖动，然后 附近5 MHz信道中的SNR约为91 dB。相反，如果 时钟抖动降低到500 fs，相同的数据转换器和信号将 仅表现出 81 dB 的 SNR，这表示 性能。

以400 MHz（70 fs时钟）将相同的信号输入数据转换器 将产生 88 dB 的信噪比。同样，对于 500 fs 时钟，SNR 值 将降级到仅 75 dB。

图3.ADC SNR 与时钟抖动和输入频率的关系

结论

为时钟生成和数据转换选择正确的组件 使设计人员能够从给定的体系结构中提取最佳性能。 选择时钟发生器时要考虑的重要标准是相位 抖动和相位本底噪声，影响数据转换器的SNR 打卡。如分析所示，所选的低相位本底噪声 时钟发生器及其低集成相位抖动有助于最大限度地减少 在多载波应用中，ADC 输入频率较高时 SNR 会降低。 HMC1032LP6GE和HMC1034LP6GE时钟发生器均采用设计 考虑到数据转换器应用，并与ADI的高速配合良好 模数转换器器件。

审核编辑：郭婷