Versal ACAP XPE设计咨询-电源排序更改

对于所有 Versal 器件，从 XPE 2021.2 起，“XPE Power Design”选项卡上的上电顺序已将 VCCO 电源轨改为先在其各自的电源排序域内进行缓升，并已对此加以最优化。

在某些情况下，部分 VCCO 能与该序列中的其它电源轨共享。请参阅电源设计管理器 (PDM) (china.xilinx.com/pdm) 上的电源设计页面，了解具体详细信息和受支持的电源轨整合方式。

影响

如不使用所需的电源排序，那么在热重启（即，未首先执行下电再重新上电的任何重启操作）期间可能发生间歇性启动错误或挂起。

热重启包括但不限于以下用例：

外部 POR_B 管脚断言有效

内部/外部 SRST

看门狗定时器复位

多重启动

串联启动

PLM 错误管理

例如，PLM 期间配置硬化的外设时，可能发生诸如 DDRMC 超时或 GT 地址异常等错误，表明配置期间发生超时。

 

XPlmi_MaskPoll: Addr: 0xF6110008,  Mask: 0x10, ExpVal: 0x10, Timeout: 1000000 ...ERROR

Received Exception
MSR: 0x00000702, EAR: 0xF6890000, EDR: 0x00000000, ESR: 0x00000064,
R14: 0xF020CA78, R15: 0xF022F1C4, R16: 0x00000000, R17: 0xF0213DB4

 

解决办法

在 XPE 电源指南 2021.2 版和更高版本中，已纠正此问题。

变通方法：

注释：AMD 赛灵思强烈建议遵循下列更新后的供电顺序进行操作。

Vivado 2022.1 及更高版本

在 Vivado Tcl 控制台中，设置以下参数以支持将 .cdo 添加到 .bif 文件中，作为此问题的变通方法：

 

set_param project.enableMjtagCdo 1

 

Vivado 2021.2

如果客户无法更改电源顺序，则可使用有限的变通方法。此有限的变通方法会显著缩短可能触发此问题的时间范围，此时间范围可缩短至从加载 .rnpi 分区的时间起直到加载完成包含 PL 分区的首个 PDI 镜像为止。

客户可通过 Vivado Tcl 控制台在 CIPS IP 实例上设置如下属性来启用此有限变通方法（假定实例名称为 versal_cips_0）：

 

set_property -dict [list CONFIG.PS_PMC_CONFIG {PS_USE_MJTAG_TCK_TIE_OFF {1}}] [get_bd_cells versal_cips_0]

 

Vivado 2021.1

随附的 Vivado 补丁和 PLM 软件补丁可用作为 Vivado 2021.1 变通方法。

请参阅 vivado/patch_readme 文件夹，了解 Vivado 补丁的其它安装指示信息。要了解 PLM 补丁安装信息，请参阅 Xilinx Wiki - Petalinux Yocto Tips。在 Vivado Tcl 控制台中，设置以下参数以支持将 .cdo 添加到 .bif 文件中，作为此问题的变通方法：

 

set_param project.enableMjtagCdo 1

　　审核编辑：汤梓红