深度解析半导体工艺与分类

半导体材料各自下游应用领域的重合度并不高，因此不同半导体材料之间并非代际迭代关系。而磷化铟作为第二代半导体材料，广泛应用于5G通信、数据中心、人工智能、无人驾驶、可穿戴设备等领域，重要性与日俱增。

 

半导体工艺

集成电路发展到今天，经历从1940年的PN结发现，到1950年BJT三极管发明，再到1963年CMOS电路发明。从单纯基于Si的半导体电路，再到GaAs,GaN，SiGe,InP等化合物半导体集成电路。不断的通过化学材料配比，基本单元的结构革新，以及多种材料融合实现，效率，体积，速度，成本的突破。

1.BIPOLAR工艺

1950年发明，早期模拟电路广泛使用BIPOLAR工艺，BIPOALR工艺可以做到非常低的漏电，非常低的噪声，但是BIPOLAR最大问题是实现数字电路比较困难，或者占用面积较大。当电路速度较高时候，整体功耗会比较大。所以纯粹的Bipolar电路在大规模高集成电路中使用的越来越少。    

Bipolar工艺是一种特殊的半导体加工技术，其核心原理是在同一晶片中同时制作PN结和NP结，从而实现NPN或PNP晶体管的制造。

双极性晶体管，英语名称为BipolarTransistor，是双极性结型晶体管的简称，由于其具有三个终端，因此通常将其称为三极管。三极管由两个PN结构成，两个PN结将其分为发射区、基区和集电区，相应的产生三个电极：发射极、基极和集电极。    

场效应晶体管，英语名称为FieldEffectTransistor，简称为场效应管，是一种通过对输入回路电场效应的控制来控制输出回路电流的器件。可分为结型和绝缘栅型、增强型和耗尽型、N沟道和P沟道。

对应于三极管的基极、集电极和发射极，场效应管分别是栅极、漏极和源极。在其栅-源间加负向电压、漏-源间加正向电压以保证场效应管可以正常工作。所加负向电压越大，在PN结处所形成的耗尽区越厚，导电沟道越窄，沟道电阻越大，漏极电流越小;反之，所加负向电压越小，在PN结处所形成的耗尽区越薄，导电沟道越厚，沟道电阻越小，漏极电流越大。由此通过控制栅-源间所加负向电压完成了对沟道电流的控制。

Bipolar工艺的优势

与其他半导体制造技术相比，Bipolar工艺有多个优势。首先，由于NPN或PNP晶体管中的电子和空穴可以同时流动，它们的速度可以更快，从而实现更高性能的器件。其次，这种工艺也具有更高的噪声容限和线性范围。最后，由于Bipolar晶体管具有极高的可靠性，它们常常被用于高温、高辐射和高压的环境中。

Bipolar工艺的制造流程

Bipolar工艺的制造流程通常包括以下步骤：

1.硅片清洗：清洗晶片以去除灰尘、杂质和其他有害物质。

2.扩散：在晶片上涂上材料并通过热处理，以将材料中的杂质扩散到晶片中。

3.沉积：将溶液或气体加热并通过热处理，在晶片表面沉积一层薄膜。

4.光刻：涂上光敏胶，然后在光源下进行曝光，以形成所需图案。

5.蚀刻：将未覆盖光敏胶的晶片部分通过化学腐蚀去除，以形成所需结构。    

6.金属化：在晶片上涂上金属，以制造电极或其他连接器件。

7.包封：用环氧树脂或硅胶等材料将晶片密封，以保护器件。

Bipolar工艺的应用

Bipolar工艺主要用于制造高性能和高可靠性的半导体元器件，包括晶体管、场效应管、集成电路和光电器件等。在电子、通信、医疗和能源等领域都有广泛的应用。

2.CMOS工艺    

CMOS是ComplementaryMetalOxideSemiconductor（互补金属氧化物半导体）的缩写。它是指制造大规模集成电路芯片用的一种技术或用这种技术制造出来的芯片。

1960年被发明，可以用在数字电路，也可以使用在数模混合电路上。对于超过10Mps以上数模转换的电路，广泛使用CMOS电路，主要是功耗收益比较大，使用CMOS比较容易实现模拟电路和数字电路的集成。    

CMOS应用

CMOS被广泛应用在数字电路和模拟电路之中。

在数字电路中，由CMOS门电路(非门、或非门、与非门、或门、与门、与或非门、异或门、OD门、传输门、三态门)使得各种逻辑的实现成为可能，让数字电路成为一个丰富多彩的世界。

图7CMOS与非门和或非门

这些数字门可以相互组合构成更复杂的电路，如利用门电路的固有延迟时间将奇数个反相器首尾相连，就可以做出环形振荡器。    

图8环形振荡器

在模拟电路中，CMOS也是基石般的存在。尽管随着电路设计的发展，越来越多类型的器件出现，如DMOS、BJT等，但是CMOS仍然发挥着不可替代的重要作用，并且越来越多的工艺要求将CMOS和其他器件能共同集成，如现在大势的BCD工艺[3]，将BJT，DMOS,CMOS结合到了一起。

图9BCD工艺

在典型的模拟电路应用中，构成基准电路、LDO、过压保护电路等复杂电路中，CMOS都随处可见。    

图10一种高PSSR的带隙基准电路[4]

COMS门电路

CMOS门电路

CMOS门电路一般是由MOS管构成，由于MOS管的栅极和其它各极间有绝缘层相隔，在直流状态下，栅极无电流，所以静态时栅极不取电流，输入电平与外接电阻无关。由于MOS管在电路中是一压控元件，基于这一特点，输入端信号易受外界干扰，所以在使用CMOS门电路时输入端特别注意不能悬空。在使用时应采用以下方法：

1）、与门和与非门电路：由于与门电路的逻辑功能是输入信号只要有低电平，输出信号就为低电平，只有全部为高电平时，输出端才为高电平。而与非门电路的逻辑功能是输入信号只要有低电平，输出信号就是高电平，只有当输入信号全部为高电平时，输出信号才是低电平。所以某输入端输入电平为高电平时，对电路的逻辑功能并无影响，即其它使用的输入端与输出端之间仍具有与或者与非逻辑功能。这样对于CMOS与门、与非门电路的多余输入端就应采用高电平，即可通过限流电阻（500Ω）接电源。

2）、或门、或非门电路：或门电路的逻辑功能是输入信号只要有高电平输出信号就为高电平，只有输入信号全部为低电平时，输出信号才为低电平。而或非门电路的逻辑功能是输入信号只要有高电平，输出信号就是低电平，只有当输入信号全部是低电平时输出信号才是高电平。这样当或门或者或非门电路某输入端的输入信号为低电平时并不影响门电路的逻辑功能。所以或门和或非门电路多余输入端的处理方法应是将多余输入端接低电平，即通过限流电阻（500Ω）接地。    

CMOS逻辑电平

高速CMOS电路的电源电压VDD通常为+5V;Vss接地，是0V。

高电平视为逻辑“1”，电平值的范围为：VDD的65%～VDD(或者VDD-1.5V～VDD)

低电平视作逻辑“0”，要求不超过VDD的35%或0～1.5V。

+1.5V～+3.5V应看作不确定电平。在硬件设计中要避免出现不确定电平。

随着技术的发展，单片机的电源呈下降趋势。低电源电压有助于降低功耗。VDD为3.3V的CMOS器件已大量使用。在便携式应用中，VDD为2.7V，甚至1.8V的单片机也已经出现。将来电源电压还会继续下降，降到0.9V，但低于VDD的35%的电平视为逻辑“0”，高于VDD的65%的电平视为逻辑“1”的规律仍然是适用的。

CMOS集成电路的性能特点

微功耗—CMOS电路的单门静态功耗在毫微瓦（nw）数量级。

高噪声容限—CMOS电路的噪声容限一般在40%电源电压以上。

宽工作电压范围—CMOS电路的电源电压一般为1.5~18伏。

高逻辑摆幅—CMOS电路输出高、低电平的幅度达到全电为VDD，逻辑“0”为VSS。

高输入阻抗--CMOS电路的输入阻抗大于108Ω,一般可达1010Ω。

高扇出能力--CMOS电路的扇出能力大于50。

低输入电容--CMOS电路的输入电容一般不大于5PF。    

宽工作温度范围—陶瓷封装的CMOS电路工作温度范围为

-550C~1250C；塑封的CMOS电路为–400C~850C。

CMOS工作原理及详解

由于两管栅极工作电压极性相反，故将两管栅极相连作为输入端，两个漏极相连作为输出端，如图(a)所示，则两管正好互为负载，处于互补工作状态。当输入低电平(Vi=Vss)时，PMOS管导通，NMOS管截止，输出高电平，如图(b)所示。　·当输入高电平（Vi=VDD）时，PMOS管截止，NMOS管导通，输出为低电平，如图(c)所示。两管如单刀双掷开关一样交替工作，构成反相器。

1、非门

非门(反向器)是最简单的门电路，由一对CMOS管组成。其工作原理如下：

A端为高电平时，P型管截止，N型管导通，输出端C的电平与Vss保持一致，输出低电平;A端为低电平时，P型管导通，N型管截止，输出端C的电平与VDD一致，输出高电平。    

2、与非门工作原理

①、A、B输入均为低电平时，1、2管导通，3、4管截止，C端电压与VDD一致，输出高电平。

②、A输入高电平，B输入低电平时，1、3管导通，2、4管截止，C端电位与1管的漏极保持一致，输出高电平。

③、A输入低电平，B输入高电平时，情况与②类似，亦输出高电平。

④、A、B输入均为高电平时，1、2管截止，3、4管导通，C端电压与地一致，输出低电平。

3、或非门工作原理    

①、A、B输入均为低电平时，1、2管导通，3、4管截止，C端电压与VDD一致，输出高电平。

②、A输入高电平，B输入低电平时，1、4管导通，2、3管截止，C端输出低电平。

③、A输入低电平，B输入高电平时，情况与②类似，亦输出低电平。

④、A、B输入均为高电平时，1、2管截止，3、4管导通，C端电压与地一致，输出低电平。

注：将上述“与非”门、“或非”门逻辑符号的输出端的小圆圈去掉，就成了“与”门、“或”门的逻辑符号。而实现“与”、“或”功能的电路图则必须在输出端加上一个反向器，即加上一对CMOS管，因此，“与”门实际上比“与非”门复杂，延迟时间也长些，这一点在电路设计中要注意。

4、三态门的工作原理    

当控制端C为“1”时，N型管3导通，同时，C端电平通过反向器后成为低电平，使P型管4导通，输入端A的电平状况可以通过3、4管到达输出端B。

当控制端C为“0”时，3、4管都截止，输入端A的电平状况无法到达输出端B，输出端B呈现高电阻的状态，称为“高阻态”。

这个器件也称作“带控制端的传输门”。带有一定驱动能力的三态门也称作“缓冲器”，逻辑符号是一样的。

注：从CMOS等效电路或者真值表、逻辑表达式上都可以看出，把“0”和“1”换个位置，“与非”门就变成了“或非”门。对于“1”有效的信号是“与非”关系，对于“0”有效的信号是“或非”关系。

上述图中画的逻辑器件符号均是正逻辑下的输入、输出关系，即对“1”(高电平)有效而言。而单片机中的多数控制信号是按照负有效(低电平有效)定义的。例如片选信号CS(ChipSelect)，指该信号为“0”时具有字符标明的意义，即该信号为“0”表示该芯片被选中。因此，“或非”门的逻辑符号也可以画成下图。    

COMS传感器

1、Cmossensorstack

以手机相机为例，如下的构造和堆栈类似，光线进入物镜、通过IRcut(过滤掉红外光)、进入Micolens(sensor每个像素上都有一个微镜头，更利于聚光)、ColorFilter(用来过滤出光线中的RGB颜色分量的滤光板)、透射到SensorArray（像素阵列，是bayer格式）、最后是PCB电路板。

2、sensorfloorplan(平面构造图)    

OpticalBlack：光遮断黑电平，用金属遮盖住这一部分的光线，让其完全不感光，体现出的颜色就是Opticalblack；

Dummyborder:不用的一部分像素；

Powermanagement：电源管理模块；

Control/processing/memory：有OTP、....

READOUT：输出电路，把感光元器件的感光值变为数字值，给读出来；

每个有效像素都是下图中的结构（反向偏置的感光二极管+MOS电容），当在二极管上施加反向偏置电压时，他就变成了一个电容，加反向电压就是给电容充电，在二极管里面形成电荷，

对于这种光电二极管来说，当反向充电充满后，由于光子的摄入，会导致内部激发出新的电子和供缺对，与原来充电形成的电子和供缺对进行配对放电，形成电流（l_ph），

由于光子的激发产生的光电流，光电流经过右边的电容器累计电荷进行充电的动作，把电流变成电压输出出去，这就是一个基本的感光元件的基本结构，不止camerasensor，其他光谱产品也是用的类似结构；    

3、光子（Photon）与量子效率（quantumefficiency）

由于光线的波长及频率不同，则每种色光的光子所载有的能量是不同的，如下蓝色光光子是4.41E^-19焦耳；

光子能量：E=h（普朗克宏量）*c（光速）/λ（光的波长）

总能量：Total_Power=sum_of(allphotons)所有光子能量的和；

量子效率：QE=1/3inthiscase(如上图，3个光子形成1个电荷)；    

4、与量子效率QE有关的几个重要概念

QE：是衡量某个颜色通道某个频率/波长的光子转换成电子的效率；

IRcuter：cutnearIR(用于去掉camrea近红外不可见光)；

Crosstalk：用于衡量整个成像模组的性能指标（包括lens、colorfilter、IR、Sensor）理想情况下经过Colorfilter每个RGBpixel都只感受其对应颜色的光，

如图2所示，但现实是因为不同的模组，工艺，使得每个颜色通道的感光都是交叠的，如图1.所示，pixel不能完全被一个颜色通道的光所激发的情况叫Crosstalk，

Crosstalk越小越好，所以ISP会有一个ccm的模块用来矫正这个问题（相当于我要算b通道的颜色分量时，要把g,r通道的响应要减去）；    

Sensitivity=QE*Pixel_Size（Sensitivity也就是像素对光的敏感程度，即同样的光子我能激发多少的电荷）；

5、感光过程

1、充电：先对光电二极管进行充电，N是电子，P是空穴（模拟电路中的两种载流子，带有负电荷和正电荷），当对二极管施加反向电压时，

就相当于对二极管的容性进行充电，在二极管上就形成了如图，上面4个电子，下面4个空穴；

2、感光：当有光子进来时，光电二极管进行光电效应，就会激发一个电子和空穴的配对，就会与原来存在的电子和空穴进行融合（正负融合）就形成了光电流，

光电流在mos电容上面形成充电效应，就会产生一个电压的变化，如果原来是0，现在增加的就是△V；

3、放电：从二极管的角度来看，电荷数也就是电子数和空穴数变少了（光子激发了电子和空穴的配对），△Q(电荷变化)=Ne(光子数)*e(单个电荷的能量)*QE(光电转换效率）;

Q(电容)=V*C(电容的大小)，△V=△Q/C(电容处输出的电压，对应上了电荷的变化，也就是把光电效应和输出电压联系起来了，    

实现了光子到电压的转换，后面会再有进一步的电路再去处理电压值）；

6、读取过程

如下，经过感光过程得到从e到v的变化，实现了感光程度可以量化的一个数值，接着信号经过模拟放大器放大，接着通过AD转换器，变为数字信号。

从时间轴上来看，Reset(充电过程)，把所有光电二极管充满电，让其变为FullWell，接着等待一段时间进行感光（也就是曝光时间），

最后读取电路，总共对Sensor操作的时间为：Total_time=reset_teme+exposure_time+readout_time

（reset_time比较小，有时计算不精确时，可以忽略掉）；

7、Sensor动态范围    

如上图，中间部分为器件感光部分（用来存储光生电荷的电场，叫势阱），势阱越大。能容纳的电子越多，Sensor的动态范围则越大，这涉及到如下几个概念：

1、FullwellCapacity：电荷累积到一定程度，势阱满了，电荷就会溢出，所以电荷累计到什么程度势阱会满的程度就叫Fullwell；

2、DarkCurrent:势阱底部始终存在不感光的电荷，他是与物理器件、半导体的工艺缺陷，是无法避免的，也是造成blacklevel的原因；

3、FillFactor：是中间感光部分的阱的面积除以整个PCB的面积；

DynamicRange=Saturation/blacklevel

(Saturation由Fullwell决定，blacklevel由DarkCurrent决定，对WDR的sensor来说是一个非常重要的指标)；

8、Sensor时序    

每次曝光结束时，就会有相应的读出电路，把信号读出来，就可以得到当前光电二级管的电压值，这就是sensor操作的一个时序；

9、NoiseinSensor

时域噪声---KTCNosie(readout)、PhotonShoNoise、DarkCurrentNoise、PowerNoise

空域噪声---DefectPixel、ROW/ColumnNoise、PRNU、DSNU

COMS技术

先从MOS管开始，如下图所示，是MOS管的横截面图。M-O-S管的全称称为Metal-Oxide-Semiconductor,即这三个字母，代表的是晶体管的结构，分别为金属栅极，薄氧化物绝缘体以及半导体沟道。下图示NMOS晶体管。它在P型硅衬底中制造，具有重掺杂的源极、漏极。

早期的栅极是用金属制作的，但现在由导电的多晶硅取代。栅极位于一层薄薄的二氧化硅上，这是一种绝缘体。衬底，栅极，源极和漏极，通过金属端子与外界连接。    

PMOS，是在N型硅衬底中制造，具有多晶硅栅极，P型源极和漏极，同样器栅极，源极和漏极以及衬底通过金属端子与外界连接。

CMOS全称为complementaryMOS。在CMOS工艺中，在同一晶圆上，可以同时存在NMOS和PMOS，这样，给电路设计带来极大的便利。

当使用晶圆来加工IC时，有两种掺杂形式的晶圆可以选择，分别为P型晶圆和N型晶圆。P型晶圆，可以用来制作NMOS;但是PMOS需要的是N型衬底，怎么能在P型晶圆上实现呢？其实是采用N阱技术，PMOS管是在被称为N阱的N型硅区域内制成的，如下图所示。    

与NMOS和BIPOLAR技术相比，CMOS的主要优势是功耗要小得多。与NMOS或BIPOLAR电路不同，互补MOS电路几乎没有静态功耗。只有在电路实际切换的情况下才会消耗功率。这允许在IC上集成比NMOS或双极技术更多的CMOS门。

CMOS制造步骤和PCB加工也很类似，使用二十个基本制造步骤完成制造。以用N阱制作CMOS为例。

步骤1：首先我们选择一个基板作为制造的基础。对于N-阱，选择P-型硅衬底。

第2步–氧化：n型杂质的选择性扩散是使用SiO2作为屏障来完成的，该屏障保护晶圆的某些部分免受基板的污染。SiO2是通过在大约10000c的氧化室中将衬底暴露于高质量氧气和氢气的氧化工艺来布局的。

第3步——光刻胶的生长：在这个阶段，为了进行选择性蚀刻，对SiO2层进行光刻工艺。在这个过程中，晶片被涂上一层均匀的感光乳剂膜。    

第4步–掩膜：此步骤是光刻工艺的延续。在此步骤中，使用模板制作所需的开放图案。该模板用作光刻胶上的掩模。衬底现在暴露于紫外线下，掩模暴露区域下的光刻胶被聚合。

第5步-去除未曝光的光刻胶：去除掩模，并通过使用三氯乙烯等化学品显影晶片来溶解未曝光的光刻胶区域。

第6步-蚀刻：将晶片浸入氢氟酸蚀刻溶液中，去除掺杂剂扩散区域的氧化物。

第7步–去除整个光刻胶层：在蚀刻过程中，受光刻胶层保护的SiO2部分不受影响。现在用化学溶剂（热H2SO4）剥离光刻胶掩模。

步骤8–N阱的形成：n型杂质通过暴露区域扩散到p型衬底中，从而形成N阱。

第9步–去除SiO2：现在使用氢氟酸去除SiO2层。

第10步-多晶硅沉积：CMOS晶体管的栅极未对准会导致不需要的电容，从而损坏电路。因此，为了防止这种“自对准栅极工艺”，最好在使用离子注入形成源极和漏极之前形成栅极区域。    

多晶硅用于栅极的形成是因为它可以承受大于80000℃的高温，当晶片经过退火方法形成源极和漏极时。多晶硅通过使用化学沉积工艺沉积在栅极氧化物薄层上。多晶硅层下方的这种薄栅极氧化物可防止栅极区域下方的进一步掺杂。步骤11-栅极区域的形成：除了为NMOS和PMOS晶体管形成栅极所需的两个区域外，多晶硅的剩余部分被剥离。

第12步–氧化工艺：在晶圆上沉积一层氧化层，作为进一步扩散和金属化工艺的屏蔽层。    

第13步–掩蔽和扩散：为了使用掩蔽工艺制作用于扩散n型杂质的区域，制作小间隙。

使用扩散工艺开发了三个n+区域，用于形成NMOS的端子。

第14步–去除氧化物：剥去氧化层。    

第15步–P型扩散：类似于用于形成PMOS的p型扩散端子的n型扩散。

第16步-厚场氧化层的铺设：在形成金属端子之前，铺设厚场氧化层，以便为不需要端子的晶圆区域形成保护层。

步骤17–金属化：此步骤用于形成可以提供互连的金属端子。铝被涂在整个晶片上。    

第18步–去除多余金属：从晶圆上去除多余的金属。

步骤19-端子的形成：在去除多余金属端子后形成的间隙中，形成互连。

第20步–分配端子名称：为NMOS和PMOS晶体管的端子分配名称。

CMOS工艺目前已经发展到3nm的时代，但是这些基本上主要数字电路追求工艺节点。但是针对模拟电路为主或者数模混合电路居多的芯片，当前芯片主要分布在180nm到28nm之间。主要工艺节点有180nm，130nm，110nm，90nm，65nm，55nm，40nm和28nm等。如果电路中没有超高速转换器或者高速接口电路，基本CMOS工艺节点在90nm及以上比较多，65nm及以下节点则更加适用于高速转换器，高速接口的电路中。CMOS电路被用在射频应用时候，一般很难突破6GHz频率，超过6GHz之后，噪声和线性会快速下降。    

更高的工艺节点有利于数字电路速度提高并且有效降低尺寸，但是也会带来漏电流会变大，投片费用也较高。较低的工艺节点会限制运行速度，尺寸上也会比较大，但是漏电流更小，投片费用也更低。针对模拟电路，特别是数模混合电路而言，选择合适的工业节点是至关重要的。

CMOS作为标准半导体电路，随着手机，计算器和超算等行业的发展，以及摩尔定律发展，工艺要求不断提高，目前已经开始迈入3nm的时代，2021年TSMC的28nm及以上工艺收入已经占据的80%。在巨大的投入情况下，芯片厂商即使是IDM已经很难在最高自建生产线的，而是通过代工方式实现生产。

3.BICMOS工艺

BIMOS就是CMOS和BIPOLAR的混合，就是在CMOS的基础上生长BIPOLAR，由于BIPOLAR可以做到非常低的漏电电流和噪声，针对数模混合电路，特别是低噪声或者低偏移的数模混合电路使用BICMOS即可以发挥CMOS的功耗的优势，又可以兼顾模拟高性能特性。

把双极型晶体管（BJT）和CMOS器件同时集成在同一块芯片上的新型的工艺技术，它集中了上述单、双极型器件的优点，两者“交叉”结合，取长补短，调和折衷，为发展我国高速、高性能的各种通信、信息处理和网络电路、通信用模拟/数字混合微电子电路和数字通信用超大规模集成电路（数字通信VLSI）开辟了一条崭新的道路。

CMOS工艺和BiPolar工艺是两种主要的硅集成电路工艺，它们有各自的优点。CMOS器件有集成度高、功耗低、输入阻抗高等优点。BiPolar器件有截止频率高、驱动能力大、速度快、噪声低等优点。它们的优缺点正好互相补充，将它们集成同一芯片上形成BiCMOS工艺，制得的器件性能定将超出单一工艺。

形成BiCMOS工艺的方案现有很多，大致可归纳为两大类：一类是以CMOS工艺为基础，另一类是以Bipolar工艺为基础。采用原有的2umN阱CMOS工艺基础上选用双埋层、双阱、外延结构来形成BiCMOS工艺。

BICMOS，BICMOS=Bipolar+CMOS，一般有两种类型的BICMOS，一种是以Bipolar工艺为基础，将CMOS加入到Bipolar工艺中，这种BICMOS工艺的器件特性以Bipolar器件为主，CMOS器件为辅，CMOS器件特性并不是最佳，Bipolar器件特性可以达到很好的程度；另一种以CMOS器件为主，Bipolar器件为辅，CMOS器件特性可以达到比较好的程度，Bipolar特性一般，简单的甚至直接只是加一个Base区域，Bipolar器件只是起到最基本的作用，比如做badgap用，提供一个参考电压。两种BICMOS工艺不论侧重点如何，只要满足设计的需求即可，在这个客户导向的时代，只要你能给代工厂足够的订单，代工厂就能拿出足够诚意来满足客户的各种需求。    

BiCMOSSiGe工艺，还广泛使用在射频与微波的器件上，当前SiGe的BIMOS可以工作在28GHz，可以用在毫米波频段，替代GaAs的工艺。

下面是BiCMOS结构的一例。先在基板上形成n阱，再在其中形成npn型的双极结型三极管。通过扩散形成半导体结的工艺，要设法在CMOS和双极结型之间通用化，使工艺尽可能简约，工艺路线尽可能短。    

BiCOMS器件结构

现在大量的BiCMOS都已实现制品化，但在确保功能的基础上，为了实现工艺方便、结构简单，每一种的工艺顺序和组合是千差万别的。所谓SOI(SiliconOnInsulatingSubstrate)，是在绝缘体层之上形成Si层制成SOI基板，再按如前所述的方法，在SOI基板上形成器件。经多年的研究开发，SOI器件已有各种类型的产品面市。与使用硅晶圆的情况相比，使用SOI基板由于不受普通Si基板固有容量的限制，有可能实现器件的更高性能化。SOI基板的制作方法，有晶圆键合法和通过氧离子注入硅基板内部形成绝缘层而被称为SIMOX(SeparationbyIMplantedOXygen)的方法。这两种方法都是复合工艺的产物，此后又都有各种各样的变化和进展。20世纪60年代后期，通过在蓝宝石基板上外延硅单晶层，开发出SOS(SiliconOnSapphire)器件。通过优化外延条件可以控制并提高硅单晶外延层的质量，甚至可以按要求制作Si-Ge层及梯度材料层等，人们期待这种方法会在半导体材料创新方面有所作为。图二表示SOI基板上形成的器件的断面结构。(a)采用SIMOX或键合基板。通过SIMOX或键合结构，SiO2之下的硅只是作为支持台，对于器件特性完全没有任何贡献。因此，采用(b)所示的蓝宝石基板。    

使用SOI基板的器件结构

如图所示，即使支持母体整体都是绝体也不存在任何障碍。在制定工艺程序时，仅考虑在SOI基板上制作什么样的器件即可，不必特别对SOI基板有什么考虑，但由于是SOI基板，个别工艺条件可能会受到制约。实际上，SOI基板的形成是其关键所在。

4.BCD工艺

BCD（Bipolar-CMOS-DMOS）技术是一种单片集成工艺技术，能够在同一芯片上制作Bipolar、CMOS和DMOS器件，1985年由意法半导体率先研制成功。随着集成电路工艺的进一步发展，BCD工艺已经成为PIC的主流制造技术。    

图片来自ST官网

BCD工艺是BIPOLAR,CMOS和DMOS的组合。CMOS实现数字电路和逻辑，BIPOLAR实现精密的模拟电路，DMOS实现高压部分。

介质隔离的BCD纵向剖面图

1950年代出现了适合生产模拟功能器件的双极（Bipolar）工艺，双极器件一般用于功率稍大的电路中，具有截止频率高、驱动能力大、速度快、噪声低等优点，但其集成度低、体积大、功耗大。1960年代，出现了适合生产数字功能电路的CMOS（互补金属氧化物半导体）工艺，CMOS器件具有集成度高、功耗低、输入阻抗高等优点，驱动逻辑门能力比其他器件强很多，也弥补了双极器件的缺点。1970年代，出现了适合生产功率器件的DMOS（双扩散金属氧化物半导体）工艺，DMOS功率器件具有高压、大电流的特点。    

BCD工艺把Bipolar器件、CMOS器件、DMOS功率器件同时制作在同一芯片上，综合了双极器件高跨导、强负载驱动能力和CMOS集成度高、低功耗的优点，使其互相取长补短，发挥各自的优点；同时DMOS可以在开关模式下工作，功耗极低。不需要昂贵的封装和冷却系统就可以将大功率传递给负载。低功耗是BCD工艺的一个主要优点之一。BCD工艺可大幅降低功率耗损，提高系统性能，节省电路的封装费用，并具有更好的可靠性。

经过35年的发展，BCD工艺已经从第一代的4微米发展到了第九代的0.11微米，线宽尺寸不断减小的同时，也采用了更加先进的多层金属布线系统，使得BCD工艺与纯CMOS工艺发展差距缩小，目前的BCD工艺中的CMOS与纯CMOS可完全兼容。另一方面，BCD工艺向着标准化模块化发展，其基本工序标准化，混合工艺则由这些基本工序组合而成，设计人员可以根据各自的需要增减相应的工艺步骤。

BCD首创者-意法半导体

1987年6月，意大利SGS微电子（SGSMicroelettronica，始于1957年）和法国汤姆森半导体（ThomsonSemiconducteurs，始于1962年）合并成立了意法半导体（SGS-ThomsonMicroelectronics），1998年5月英文名称更名为STMicroelectronics。

1980年代初期，当时的SGS微电子（SGSMicroelettronica）的工程师为了解决各种电子应用问题，提出了一个革命性的构想：

1）创造一种将晶体管和二极管集成在一颗芯片上的技术，并能够提供数百瓦功率；

2）用逻辑控制功率，实现方式需要遵循摩尔定律；

3）最大限度地降低功耗，从而消除散热器；

4）支持精确的模拟功能；

5）以可靠的实现方式满足广泛的应用需求。

1984年SGS的工程师成功将Bipolar/CMOS/DMOS/Diodes通过硅栅集成在一起。BCD首个器件是L6202电动机全桥驱动器，采用4微米技术，12层光罩，工作电压60V，电流1.5A，开关频率300kHz，达到所有设计目标。这个新的可靠工艺技术让芯片设计人员能够在单个芯片上灵活地集成功率、模拟和数字信号处理电路。    

图片来自ST官网

经过35年的发展，意法半导体开发了一系列对全球功率IC影响深远的BCD工艺，如BCD3（1.2微米）、BCD4（0.8微米）、BCD5（0.6微米）。

意法半导体目前提供三种主要的BCD技术，包括BCD6（0.35微米）/BCD6s（0.32微米）、BCD8（0.18微米）/BCD8s（0.16微米和BCD9（0.13微米）/BCD9s（0.11微米），其第十代BCD工艺将采用90纳米。

BCD6和BCD8还提供SOI工艺选项。

据悉，意法半导体从1985年BCD推出工艺，至今已经过去35年并经历了九次技术迭代，产出500万片晶圆，售出400亿颗芯片，仅2020年就售出近30亿颗芯片，第十代BCD技术即将开始投产。    

BCD工艺广泛使用在的电源，电池检测，LED驱动等高压电路中。目前BCD工艺主要工艺节点有0.25um，0.18um,130nm,90nm和55nm。耐压等级根据应用不同，最低为5V,其次是12V,40V,60V,80V,120V，最高达到6KV等。BCD除了不断提高工艺的制程和耐压等级之外，通过结构改善如DTI(DeepTrendInsolate)降低尺寸，也通过SOI工艺提高隔离等级降低尺寸。ST公司是BCD工艺的发明者，从ST官网数据可以看出，ST的BCD工艺已经发展到90nm（100V），最高耐压到6KV，发展到第9代，工艺涉及到SOI和DTI等。其他厂商如TI的BCD工艺已经支撑110nm（85v）耐压，采用DTI实现。NXP主要基于SOI的BCD工艺上开发汽车电源类和音频功放等产品。晶圆代工厂中，TSMC，TOWER,GlobalFoundries,SMIC和华虹都有开发BCD工艺。

5.SOI-CMOS

绝缘层上硅（SOI）技术的独特特性正在开启一个新的应用领域，相关所需要的基础可以支持和促进新兴市场的开发。

30多年前，IBM在其高端0.25µm工艺处理器上首次应用了基于SOI技术的商用器件，该技术首先来自蓝宝石上硅的衬底。

SOI工艺是使用SIO2作为隔离，消除漏级，源级和衬底的之间PN结，从而减少的结电容，消除闩锁效应，提高了电路的工作频率。SOICMOS可以使用高性能的射频开关产品，用来替代GaAs。

由于CMOS很难被使用在超过6GHz射频产品上，但是诸如毫米波5G通信，77-79G的毫米波雷达电路，由于其成本和集成要求高，SIO-CMOS也被广泛使用在微波数模混合电路中。从GlobalFoundries的财报中可以看出，RF-SOI工艺是GF的一个非常重要工艺，基于RF的SOI的工艺的产品广泛使用手机和无线基础设施中。    

SOIMOS示意图

SOI晶圆制造

SmartCut是SOI晶圆制造的主流技术。Soitec（法国，Grenoble）是该项专利的拥有者，并授权给Shin-EtsuHandotai（SHE，东京）进行晶圆制造，目前，全球SOI晶圆的83%是采用这种方法制造的。该技术通过热氧化方法在硅衬底上生长一层薄氧化层，然后进行氢注入。接下来将有氧化层的一面覆盖到另一片薄的单晶晶圆上进行键合。发泡工艺之后，将机械支撑部分去处，并对剩余单晶硅层进行抛光，使其厚度适合器件制造。

硅层和埋层氧化层厚度可以薄到10nm。尽管如此，Soitec的CEOAndré-JacquesAuberton-Hervé指出，实现几个原子层厚度的均匀性是最大的挑战。

在300mm晶圆上，对晶圆内和晶圆间薄膜厚度的控制可以达到纳米级别。如此高精度的控制主要归功于SmartCut技术，由于其采用了离子注入这种高重复性稳定的工艺来定义平面。将均匀性良好的离子注入工艺与其之前高精度控制的热氧化工艺、化学清洗以及RTP退火工艺结合在一起，可以大规模的生产薄膜厚度均匀性达到埃量级的薄膜。Auberton-Hervé表示：使用全自动化制造工艺结合标准的制造和测量设备可以保证SOI晶圆具有与普通晶圆接近的成本。因为全耗尽型器件依赖超薄的硅层来避免短沟效应，因此，这对传统的晶圆加工工艺产生了极大的挑战。    

6.GaAs工艺

GaAs工艺广泛使用射频和微波电路中，特别在10GHz以上的频率上，GaAs射频特性尤为突出。如基于GaAs技术的LNA，VCO性能远超其它工艺的器件。GaAs也存在问题，无法实现复杂数字电路，ESD等级低，容易损坏等。GaAs耐压值较低，工作电压在5-7V，广泛使用终端设备PA中。常用GaAs工艺有HBT和pHEMT，其中HBT主要被用在功率放大器中，而PHEMT被用在射频开关和LNA中。

StrategyAnalytics研究报告给出，包含IDM与代工厂在内，2021年全球GaAs产值为98亿美元。    

GaAs主要制程

射频技术包含第二代半导体HBT/pHEMT，基本构造请见下图，在前端工艺中，必须经过黃光、薄膜、蚀刻、后段……等不同的步骤，以十几道的光罩（Mask)做出三个极HBT『射极（Emitter）、基极（Base）、集极（Collector）』或pHEMT『源极(Source)、栅极（Drain）、闸极（Gate）』与金属层（Metallayers）。由于HBT/pHEMT主要应用于功率放大器，其电流密度极高，因此芯片散热性非常重要，故在前端制程完成后做晶背(Backside）制程，使原先的芯片厚度变为原来的七分之一左右或更薄，并在接线垫处（Pad）做一导通的孔洞（Viahole），使得电流可由前端流向晶背而散热。下文简单介绍四个制程。    

黄光制程

光刻胶涂布及显影

Track

利用旋涂方式把光刻胶涂布在晶圆上

晶圆曝光后用显影液把曝光印制到晶圆上的精细图形显现出来

涂布光刻胶CoaterUnit

冷板和热板Hot&Coldplate

显影DeveloperUnit

晶圆传送暂存Transformationbuffer

光刻胶涂布及显影机构

Mainunits

涂布光刻胶CoaterUnit

冷板和热板Hot&Coldplate

显影DeveloperUnit

晶圆传送暂存Transformationbuffer

步进式光刻机

Stepper    

把掩膜版上的精细图形通过光线的曝光印制到晶圆上

PhotoProcess

涂胶→曝光→显影→Overlay→CD量测→ADI检查

蚀刻制程

干法刻蚀

DryEtching    

利用气体分子或其产生的离子或游离基，对晶圆上的材质发生化学反应或进行物理式撞击，而达到蚀刻目的

一般常用气体主要为氟（F）和氯（CL）系

氮化硅干蚀刻

背孔干蚀刻

湿法刻蚀

WetEtching

藉由各种化学药剂之间的使用，对不同材质之间高选择比达到蚀刻，或洁净晶圆表面的工艺流程

没有等离子损伤，比干法刻蚀更低的成本    

化学槽构造

水槽构造

薄膜制程

蒸镀

Evaporation

在晶圆上沉积金属层用作电感、金属互连线、电容电极    

溅镀

Sputtering

在晶圆上沉积金属层用作电感、金属互连线、电容电极    

后段制程

研磨

Grinding

将芯片原本厚度，经过研磨机台设备将其减薄到100um以下    

激光切割

Laserdicing

将芯片经过激光切割工艺后，使得晶圆上的每一颗晶粒都分离    

全球主要GaAs器件提供商主要是Skyworks（IDM），Qorvo（IDM）和台湾的WinSemi（稳懋），稳懋为很多国际大厂如Broadcom，Qualcomm，Murata,ADI，M/A-COM提供代工的业务，是全球第一大的GaAs代工厂。    

7.GaN工艺

GaN主要使用在射频和微波超宽带的PA产品以及高频的开关电源产品中。与传统MOSFET相比，GaN最大优势就是高频特性，在射频PA领域就是超宽带宽特性。

典型GaN射频器件的工艺流程

典型的GaN射频器件的加工工艺主要包括如下环节：外延生长-器件隔离-欧姆接触（制作源极、漏极）-氮化物钝化-栅极制作-场板制作-衬底减薄-衬底通孔等环节。    

外延生长

采用金属氧化物化学气相沉积（MOCVD）或分子束外延（MBE）方式在SiC或Si衬底上外延GaN材料。

器件隔离

采用离子注入或者制作台阶（去除掉沟道层）的方式来实现器件隔离。射频器件之间的隔离是制作射频电路的基本要求。

欧姆接触

形成欧姆接触是指制作源极和漏极的电极。对GaN材料而言，制造欧姆接触需要在很高的温度下完成。

氮化物钝化

在源极和漏极制作完成后，GaN半导体材料需要经过钝化过程来消除悬挂键等界面态。GaN的钝化过程通常采用SiN（氮化硅）来实现。

栅极制作

在SiN钝化层上开口，然后沉积栅极金属。至此，基本的场效应晶体管的结构就成型了。    

场板制作

栅极制作完成后，继续沉积额外的几层金属和氮化物，来制作场板、互连和电容，此外，也可以保护器件免受外部环境影响。

衬底减薄

衬底厚度减薄至100μm左右，然后对减薄后的衬底背部进行金属化。

衬底通孔

通孔是指在衬底上表面和下表面之间刻蚀出的短通道，用于降低器件和接地(底部金属化层)之间的电感。

5G高频特性，GaN技术伸展空间巨大

近年来由于肖特基势垒二极管(schottkybarrierdiode，简称sbd)的低导通压降和极短的反向恢复时间对电路系统效率提高引起了人们高度重视并应用广泛。传统的肖特基二极管存在如下缺陷：(1)由于反向阻断能力接近200v时，肖特基整流器的正向压降vf将接近pin整流器的正向压降，因此传统的肖特基势垒二极管的反向阻断电压一般低于200v，使之在应用中的效率更低。(2)传统的肖特基二极管其反向漏流较大且对温度敏感，传统的肖特基二极管结温在125℃到175℃之间。

基于上述缺陷，结势垒肖特基二极管(junctionbarrierschottky，简称jbs)作为一种增强型肖特基二极管成为研究的热点，结势垒肖特基二极管结构的典型特点是在传统的肖特基二极管的外延层上集成多个pn结呈现梳状。结势垒肖特基二极管在零偏和正偏时肖特基接触部分导通，pn结部分不导通；结势垒肖特基二极管在反偏时pn结耗尽区展宽以致夹断电流通道，有效抑制肖特基势垒降低效应及有效控制反向漏流。所以结势垒肖特基二极管的突出优点是拥有肖特基势垒二极管的通态和快速开关特性，还有pin二极管的关态和低泄漏电流特性。    

现有的jbs器件需要刻蚀n型外延层后在n型外延层内重新生长p型外延层，并且需要高达1100℃温度的多次退火来完成p型外延层的激活，这极大的增加了器件的工艺难度和复杂程度，限制了氮化镓基的jbs结构器件的发展。另外，与肖特基势垒二极管(sbd)类似，jbs的正极边缘的电场强度高，容易引起器件的反向击穿。

目前的GaN商用化最成功领域就是快充的充电器，由于GaN可以大幅度提高开关频率，所以可以有效降低开关电源电容和电感迟尺寸，从而可以大幅度降低快充适配器的尺寸，随着便携设备包括手机，PAD，笔记本等多种设备广泛支持TYPE-C的各种快充标准，当前快充标准广泛可以支持到65W(20V,3.25A)，快充充电器依然成为家庭标配产品，而小体积GaN充电器越来越受到消费者的喜欢。也有厂商利用小体积特性，在车载OBC中使用GaN器件。Yole给出的预测到2026年GaN在消费市场将达到700M$的销售额，占据整个市场的60%，其次在汽车设备中。

随着5G和宽带通信发展，特别在基站端，可能使用单设备支持多个载频，GaN的PA可以实现非常宽的频宽，在某些宽频中小功率场景上，得到很多应用。Yole给出预测，到2026年GaN在电信和无线通信基础设施中的应用超过200M$。

另外，GaN也开始被用在激光器的驱动中，随着近些年激光雷达慢慢被用在汽车和机器人等设备上，GaN由于其快速特性，可以帮助产生极窄的激光，获得超高精度的测量中。    

提供GaN的厂商很多，如Gree（后来更名为为Wolfspeed），ST,Infineon,Qorvo和TI等。

8.SiC工艺

第三代半导体技术，在高压和高速两个维度上超越MOSFET和IGBT。碳化硅功率器件与传统的硅功率器件制作工艺不同，不能直接在碳化硅单晶材料上制作，必须在导通性单晶衬底上额外生长高质量的外延材料，在外延层上制造各类器件，如果二极管，MOSFET等。

近年来，纳米技术广泛应用于生命科学、电子学和光电子学等技术领域并发挥着重要作用。单晶碳化硅薄膜作为纳米技术领域的前景材料，多用于电子、电子光学设备以及高温高频高功率工作环境的电路中；其电子、机械性能优越，如电子迁移率（1000cm2V•s）、电子饱和速度（2.0~2.7×107cm•s）、击穿电场强度（2~3×106）、熔点高和热导率高等。特别是在室温下，碳化硅对3C（β）-SiC有一个2.2eV的宽带隙，可用于SiC-Si异质结双极型晶体管的制备。

SiC电子设备及传感器目前用于汽车制造和现代航空技术，可以在较为恶劣的工作环境下控制引擎，检测热排放。这些碳化硅设备主要利用CVD法生长的取向附生层来制备，这是目前量化生产工艺中最为适宜的取向附生生长技术。低缺陷密度和优越电子性能的取向附生厚层特别适宜于高压设备的制备。

为实现并保持较高的分辨率，AFM悬臂要满足以下条件：（1）弹簧系数低；（2）共振频率高；（3）弯曲半径小且带有尖头；（4）开启角度小。用于近场光学记录和生物学设备的亚波长孔口近场光学传感器的制备技术有不少研究，为绕开衍射极限的技术难题，近场光学记录的存储密度目前能高达100Gbyte/in-2。

利用碱性溶液如氢氧化钾、乙二胺/邻苯二酚（EDP）或四甲基氢氧化铵（TMAH）对硅进行蚀刻具有各向异性，这是由于单晶硅表面的不同原子密度所致。氧化速度取决于Si（100）和Si（111）两个晶体平面以及平面的交叉角度。由于原子堆积密度不同，Si（111）表面的氧化速度要比Si（100）表面的氧化速度高。在热氧化进程中，凹面上的氧化应力诱导延迟或氧化物的体积膨胀会导致V型沟槽或洞空锥形体的内表面发生不均匀氧化，其中沟槽底部或椎体顶部的氧化层要比边缘表面的氧化层薄。    

利用生长在Si（100）衬底上的Si3N4和SiO2薄膜制备锥形悬臂和纳米孔口阵列，原理示意图如图所示。为制备探针集成式悬臂，所需七个步骤如下：（a）在硅晶片上生长出Si3N4和SiO2薄膜；（b）利用光蚀法制备出点阵列图案；（c）利用20wt%的TMAH溶液采用化学蚀刻工艺制备出锥形凹沟槽，温度80℃，时间8小时；（d）再氧化处理；（e）利用20wt%的TMAH溶液采用化学蚀刻工艺对背面残留硅进行蚀刻；（f）制备凹锥形氧化探针；（g）利用离子蚀刻和氢氟酸化学蚀刻制备纳米孔口。

锥形悬臂和安谧孔口阵列的制备程序

接着，利用10:1或50:1的氢氟酸水溶液在锥形顶部进行开孔，如图（a-b）所示。图a为MERIE法利用氢氟酸水溶液开出的孔口及尺寸（600nm厚，120nm直径）的SEM图；图b为50:1的氢氟酸水溶液在锥形探针顶部开出的267nm直径的孔。    

（a）MERIE法利用氢氟酸水溶液开出的孔口及尺寸SEM图；（b）MERIE法利用氢氟酸水溶液开出的孔口及尺寸（600nm厚，120nm直径）的SEM图；（c）孔口直径变量和氢氟酸蚀刻时间的函数关系

通过一系列重复实验，对蚀刻时间周期内开孔进程进行观察，孔径随蚀刻时间增长呈直线式增长，如图c所示。随后，利用氢氟酸水溶液对氧化纳米孔口阵列试样进行蚀刻实验，以研究蚀刻形状并控制孔径大小。将锥形探针阵列试样浸入50:1的氢氟酸水溶液中，然后放置在去离子水中30分钟，室温下烘干。利用SEM对烘干的试样进行观察，发现4个角分别有15个孔口，总计60个孔口；分别对孔口的长，宽和2条对角线进行测量。通过这些检测，建立了23.6nm/分钟开孔速度和时间的线性函数关系图C，平均开孔速度在20.2~24.0nm/分钟。    

利用Al沉积厚度实现孔径的可控性

利用金属溅射沉积法在锥形探针上进行50nm厚的Al沉积实验。在沉积出50nm厚的Al层后，孔口直径从初始250nmhe277nm降低到100nm和150nm。根据这些纳米孔口阵列，实验对远场衍射图案进行研究以确认光共振隧穿现象的可能性。

图中为利用Si（100）晶片上生长出的SiC和SiO2薄膜制备悬臂和纳米孔口的原理示意图。900℃温度和2.0×106托的条件下利用13-disilabutane作为单源前驱体在硅上沉积出SiC悬臂的SEM图。沉积在硅悬臂上的碳化硅薄膜的表面光滑，RMS为37.7nm，这是AFM悬臂设备的一个重要因素。沉积在硅悬臂的碳化硅具有弹簧系数低、共振频率高以及打开角度小的优势，都可以用在AFM悬臂和NSOM孔口阵列中。    

（a）SiCAFM悬臂的制备流程；（b）SiC悬臂的SEM图和AFM图

目前全球最领先SIC的制造商是位于美国的WolfSpeed,Wolfspeed在纽约的Marcy的8寸材料厂在2022年启用，2024年将达到满产。ST通过收购Norstel加强在SIC的竞争力，在瑞典的8寸晶圆厂已经出货，其SiC的MOSFET被用在特斯拉高压长续航的车型上。

SiC目前成本明显高于IGBT，但是随着电动汽车电压升高800V，未来在汽车主逆变器，OBC和DC-DC转换器上与IGBT的成本上减少差距。    

9.磷化銦(InP)工艺

磷化铟是继硅和砷化镓之后又一重要的Ⅲ一V族化合物半导体材料，几乎在与锗、硅等第一代元素半导体材料的发展和研究的同时，科学工作者对化合物半导体材料也开始了大量的探索工作。

磷化铟(InP)作为一种新型半绝缘晶片，它的出现对于改善和提高InP基微电子器件的性能具有重要的意义。这种通过高温退火工艺所制备的半绝缘晶片既保持了传统原生掺铁衬底的高阻特性，同时铁浓度大幅降低，电学性质、均匀性和一致性显著提高。

磷化铟作为磷和铟的化合物，是一种沥青光泽的深灰色晶体，是一种重要的化合物半导体材料，其结构为闪锌矿型晶体，它的抗辐射能力高、导热性好、光电转换效率高，禁带宽度为1.34eV。

由于磷化铟具备宽禁带结构，具有极高的电子极限漂移速度，用这种材料制作的电子器件能够放大更高频率或更短波长的信号，且受外界影响较小，稳定性较高。

凭借上述的种种优点，磷化铟成为继硅（Si）、砷化镓之后的新一代微电子、光电子功能材料。近年来，磷化铟在光通信、光电器件、高频毫米波器件、光电集成电路集成激光器、光探测器等领域被深入使用，积极推动了世界互联网产业的数据信息传输，不断满足人们对网络、通讯的更高发展要求。    

第一大应用领域：光通信

从上个世纪60年代开始，磷化铟开始逐步得到应用，经过数十年发展，磷化铟衬底应用主要包括光模块、传感器件及射频器件，对应的终端领域包括5G通信、数据中心、人工智能、无人驾驶、可穿戴设备等领域。

光通信

光模块是光通信的核心器件，是通过光电转换来实现设备间信息传输的接口模块，主要应用于通信基站和数据中心等领域。光模块通常由光发射器件（含激光器）、光接收器件（含检测器）、功能电路和光电接口等部分组成。光通信过程中，发射端将电信号转换成光信号，由激光器发射激光传向接收端；接收端将光信号转换成电信号，经过解调变成信息。

磷化铟衬底用于制造光模块中的激光器和接收器。相比较砷化镓，磷化铟具有更高的电光转换效率、更佳的散热性能并且发光波长更适合光通讯需求，是目前光模块芯片的主流衬底材料。随着5G通信、数据中心行业的快速发展，磷化铟作为光模块的核心原材料将迎来巨大的市场增长空间。

光传感

由于磷化铟具备饱和电子漂移速度高、导热性好、光电转换效率高、禁带宽度较高等特性，使用磷化铟衬底制造的可穿戴设备具备脉冲响应好、信噪比好等特性。因此，磷化铟衬底可被用于制造可穿戴设备中的传感器，用于监测心率、血氧浓度、血压甚至血糖水平等生命体征。此外，使用磷化铟衬底制造的激光传感器可以发出不损害视力的不可见光，可应用于虚拟现实（VR）眼镜、汽车激光雷达等产品中。

射频微波

磷化铟衬底在制造高频高功率器件、光纤通信、无线传输、射电天文学等射频器件领域存在应用市场。使用磷化铟衬底制造的射频器件已在卫星、雷达等应用场景中表现出优异的性能。磷化铟基射频器件在雷达和通信系统的射频前端、模拟/混合信号宽带宽电路方面具有较强竞争力，适合高速数据处理、高精度宽带宽A/D转换等应用。此外，磷化铟基射频器件相关器件如低噪声放大器、模块和接收机等器件还被广泛应用于卫星通信、毫米波雷达、有源和无源毫米波成像等设备中。在100GHz以上的带宽水平，使用磷化铟基射频器件在回程网络和点对点通信网络的无线传输方面具有明显优势，未来在6G通信通信无线传输网络中，磷化铟衬底将有望成为射频器件的主流衬底材料。

用于光学电路的化合物半导体，近些年快速发展的光通信以及未来的激光雷达都将会大量使用磷化銦材料。

10、FinFET工艺    

前台积电首席技术官和伯克利公司的前任教授胡正明及其团队于1999年提出了FinFET的概念，并在2000年提出了UTB-SOI（FDSOI）。这两种结构的主要结构都是薄体，因此栅极电容更接近整个通道，本体很薄，大约在10nm以下。所以没有离栅极很远的泄漏路径。栅极可有效控制泄漏。

他们提出的FinFET的基本结构是由多个通道控制的通道。双栅极结构之一

现代FinFET是三维结构，也称为三栅晶体管。FinFET可以在体硅或SOI晶片上实现。该FinFET结构由衬底上的硅体薄（垂直）翅片组成。该通道围绕通道提供了良好的通道三面控制。这种结构称为FinFET，因为它的Si体类似于鱼的后鳍。

在bulk-MOS（平面结构MOS）中，通道是水平的。在FinFET通道中，它是垂直的。所以对于FinFET，通道的高度（Fin）决定了器件的宽度。通道的完美宽度由等式4给出。

通道宽度=2X翅片高度+翅片宽度（公式-4）

（来源：Synopsys）

可以通过增加通道的宽度，即通过增加鳍的高度来增加FinFET的驱动电流。还可以通过构建连接在一起的并联多个鳍来增加器件驱动电流。这意味着对于FinFET来说，通道宽度不是任意的，因为它总是鳍片高度的倍数。因此，器件的有效宽度被量化。在平面结构中，通过改变通道宽度可以自由选择器件的驱动强度。

在常规MOS中，掺杂被插入通道中，减少各种SCE并确保高Vth。在FinFET中，栅极结构被缠绕在通道周围并且主体是薄的，从而提供更好的SCE，因此通道掺杂是可选的。这意味着FinFET受掺杂剂诱导的变化的影响较小。低通道掺杂还确保通道内载体的更好的移动性。因此，性能更高。在这里注意到的一点是，FinFET和SOI技术都将BodyThickness作为新的缩放参数。

FinFET技术提供了超过体CMOS的许多优点，例如给定晶体管占空比的更高的驱动电流，更高的速度，更低的泄漏，更低的功耗，无随机的掺杂剂波动，因此晶体管的移动性和尺寸更好，超过28nm。    

SOI与FINFET对比

由于SOI技术非常接近平面体硅技术，对Fab无需太多投资。因此，现有的bulk技术库可以轻松地转换为SOI库。SOI对FinFET的另一个优点是具有良好的背栅极偏置选项。通过在BOX下面创建后门区域，可以控制Vt。这使其适用于低功率应用。

SOI技术的主要限制是：晶片的成本高于体硅晶片，因为它非常难以控制整个晶圆上的锡硅膜。SOI推广的另一个绊脚石是有限数量的SOI晶圆供应商。英特尔公司称，SOI晶圆占总工艺成本的10％左右。

与SOI相比，FinFET具有更高的驱动电流。此外，在FinFET中，应变技术可用于增加载流子迁移率。

FinFET的缺点之一是其复杂的制造工艺。英特尔公司称，FinFET制造的成本比体硅增长2-3％。

什么是FinFET？

提到FET，学电子的人都比较熟悉，FET就是Field-EffectTransistor，场效应管。FET是一种常见的三端口半导体器件，比较常见的是JFET（结型场效应晶体管）和金属氧化物场效应管MOSFET。下图给出了常见的场效应管的工作示意图，    

那么FinFET到底是什么呢？

FinFET被称为鳍式场效应晶体管，是一种新的互补式金属氧化物半导体晶体管。该项技术的发明人是加州大学伯克利分校的胡正明教授。

FinFeT与平面型MOSFET结构的主要区别在于其沟道由绝缘衬底上凸起的高而薄的鳍构成，源漏两极分别在其两端，三栅极紧贴其侧壁和顶部，用于辅助电流控制，这种鳍形结构增大了栅围绕沟道的面，加强了栅对沟道的控制，从而可以有效缓解平面器件中出现的短沟道效应，大幅改善电路控制并减少漏电流，也可以大幅缩短晶体管的栅长，也正由于该特性，FinFET无须高掺杂沟道，因此能够有效降低杂质离子散射效应，提高沟道载流子迁移率。    

FinFET的主要特点是，沟道区域是一个被栅极包裹的鳍状半导体。沿源漏方向的鳍的长度，为沟道长度。栅极包裹的结构增强了栅的控制能力，对沟道提供了更好的电学控制，从而降低了漏电流，抑制短沟道效应。然而FinFET有很多种，不同的FinFET有不同的电学特性。

下面根据衬底类型、沟道的方向、栅的数量、栅的结构，分别给予介绍。SOIFinFET和体FinFET。根据FinFET衬底，FinFET可以分成两种。一种是SOIFinFET，一种是体FinFET。FinFET形成在体硅衬底上。由于制作的工艺不同，相比于SOI衬底，体硅衬底具有低缺陷密度，低成本的优点。此外，由于SOI衬底中埋氧层的热传导率较低，体硅衬底的散热性能也要优于SOI衬底。    

BukFinFET，SOIFinFET具有近似的寄生电阻、寄生电容，从而在电路水平上可以提供相似的功率性能。但是SOI衬底的轻鳍掺杂FinFET，相比于BukFinFET，表现出较低的节电容，更高的迁移率和电压增益的电学性能。

FinFET到底有多牛？

对于场效应管，我们最常用的是MOSFET，全称是金属氧化物半导体场效应管：MetalOxideSemiconductorFieldEffectTransistor。

MOSFET在1960年由贝尔实验室（BellLab.）的D.Kahng和MartinAtalla首次实作成功，这种元件的操作原理和1947年萧克莱（WilliamShockley）等人发明的双载流子结型晶体管（BipolarJunctionTransistor,BJT）截然不同，且因为制造成本低廉与使用面积较小、高整合度的优势，在大型集成电路（Large-ScaleIntegratedCircuits,LSI）或是超大型集成电路（VeryLarge-ScaleIntegratedCircuits,VLSI）的领域里，重要性远超过BJT。    

但是MOSFET发明至今已有六十多年历史，随着半导体制程工艺的进步，MOSFET的限制越来越明显。我们知道，在MOSFET中，栅极长度（Gatelength）大约10奈米，是所有构造中最细小也最难制作的，因此我们常常以栅极长度来代表半导体工艺的进步程度，这就是所谓的工艺线宽。

栅极长度会随工艺技术的进步而变小，从早期的0.18微米、0.13微米，进步到90奈米、65奈米、45奈米、22奈米，到目前最新工艺10奈米。当栅极长度愈小，则整个MOSFET就愈小，而同样含有数十亿个MOSFET的芯片就愈小，封装以后的集成电路就愈小。

10奈米到底有多小呢？细菌大约1微米，病毒大约100奈米，换句话说，人类现在的工艺技术可以制作出只有病毒1/10（10奈米）的结构，厉害吧！但是当栅极长度缩小到20奈米以下的时候，遇到了许多问题，其中最麻烦的是当闸极长度愈小，源极和漏极的距离就愈近，栅极下方的氧化物也愈薄，电子有可能偷偷溜过去产生漏电（Leakage）；

另外一个更麻烦的问题，原本电子是否能由源极流到漏极是由闸极电压来控制的，但是栅极长度愈小，则栅极与通道之间的接触面积（图中红色虚线区域）愈小，也就是闸极对通道的影响力愈小，要如何才能保持闸极对通道的影响力（接触面积）呢？因此美国加州大学伯克莱分校胡正明、Tsu-JaeKing-Liu、JeffreyBokor等三位教授发明了鳍式场效晶体管（FinFieldEffectTransistor，FinFET），把原本2D构造的MOSFET改为3D的FinFET，如图二所示，因为构造很像鱼鳍，因此称为鳍式（Fin）。    

由图中可以看出原本的源极和漏极拉高变成立体板状结构，让源极和漏极之间的通道变成板状，则栅极与通道之间的接触面积变大了（图中黄色的氧化物与下方接触的区域明显比图一红色虚线区域还大），这样一来即使栅极长度缩小到20奈米以下，仍然保留很大的接触面积，可以控制电子是否能由源极流到汲极，因此可以更妥善的控制电流，同时降低漏电和动态功率耗损，所谓动态功率耗损就是这个FinFET由状态0变1或由1变0时所消耗的电能，降低漏电和动态功率耗损就是可以更省电的意思啰！

FinFET是栅极长度缩小到20奈米以下的关键，拥有这个技术的工艺与专利，才能确保未来在半导体市场上的竞争力。当然场效应管也不是一成不变的，FinFET也不会是最终的选项，其演进一直在进行中。    

在过去的17年中，CMOS技术在制造和建筑中使用的材料方面取得了重大进展。第一个巨大飞跃是在90nm技术节点引入应变工程。随后的步骤是具有45nm高k电介质的金属栅极，以及22nm节点的FinFET架构。2012年标志着第一个商用22nmFinFET的诞生。FinFET架构的后续改进提高了性能并减少了面积。FinFET的3D特性具有许多优势，例如增加鳍片高度以在相同的占位面积下获得更高的驱动电流。

图中显示了MOSFET结构的演变：双栅、三栅、pi栅、omega栅和环栅。由于结构简单且易于制造，双栅极和三栅极FinFET很常见。尽管GAA器件是在FinFET之前提出的，但后者更适合执行生产。

未来：光与电在芯片里的结合

在过去的几十年里，硅无疑是半导体行业转型的皇冠上的明珠，但随着摩尔定律的放缓、电路复杂性的增加以及数据密集型应用的爆炸式增长，人们需要更创新的方法来更快地计算、存储和移动数据，开始将视线转移到其他方式，硅光技术成为了令人期待的能够延续摩尔定律的技术之一，但硅光跟磷化铟又有什么关系呢？

硅光芯片制造技术是基于硅和硅基衬底材料，利用互补金属氧化物半导体（CMOS）工艺进行光器件开发和集成的技术，其结合了集成电路技术超大规模、超高精度制造的特性和光子技术超高速率、超低功耗的优势。    

虽然硅光芯片在器件性能、集成度还是应用方面都有了众多突破性进展，但受限于硅材料本身的光电性质，要实现真正意义上大规模光电集成芯片的产业应用，需要依托硅材料与不同种类光电材料的异质集成，以充分发挥各种材料的优异特性。其中包括磷化铟(InP)（激光器和其他可在光纤上推动光子的技术的黄金标准）和硅锗(SiGe)（广泛用于高速混合信号电子器件中，使光受到控制），尤其是磷化铟既能产生光又能传导光，将是不可或缺的光子集成基础材料。    

审核编辑：黄飞