台积电推出20奈米及CoWoS参考流程协助客户实现下一世代晶片设计

　　台积公司宣布成功推出支援20奈米制程与CoWoS（Chip on Wafer on Substrate）技术的设计参考流程，展现了该公司在开放创新平台（Open Innovation Platform， OIP）架构中支援20奈米与CoWoS技术的设计环境已准备就绪。

　　台积公司20奈米参考流程采用现行经过验证的设计流程协助客户实现双重曝影技术（Double Patterning Technology， DPT），藉由双重曝影技术所需知识的布局与配线（Place and Route）、时序（Timing）、实体验证（Physical Verification）及可制造性设计（Design for Manufacturing， DFM），电子设计自动化（EDA）领导厂商通过验证的设计工具能够支援台积公司20奈米製程；通过硅晶片验证的CoWoSTM参考流程则能够整合多晶片以支援高频宽与低功耗应用，加速叁维积体电路（3D IC）设计产品的上市时间，晶片设计业者亦受惠于能够使用电子设计自动化厂商现有的成熟设计工具进行设计。

　　台积公司研究发展副总经理侯永清博士表示，这些参考流程完整地提供了晶片设计业者台积公司先进的20奈米与CoWoSTM技术以协助他们儘早开始设计开发产品，对于台积公司及其开放创新平台设计生态环境伙伴而言，我们的首要目标在于能够及早并完整地提供先进的硅晶片与生产技术给我们的客户。

　　20奈米参考流程

　　台积公司20奈米参考流程藉由双重曝影技术所需的知识协助客户实现20奈米晶片设计，降低设计的复杂度并且提供必要的準确性；实现双重曝影的要素包括预先分色（pre-coloring）能力、新的电阻电容撷取（RC Extraction）方法、双重曝影技术签核（Sign Off）、实体验证、以及可製造性设计。此外，台积公司与设计生态环境伙伴提供与双重曝影技术相容的20奈米硅智财设计，加速客户採用20奈米製程。

　　CoWoS参考流程

　　CoWoS参考流程能够实现叁维积体电路多晶片的整合，这套新的CoWoS参考流程仅对现行设计方法做最小的改变，使得叁维积体电路的转换能够顺利进行。该流程涵盖了从金属凸块、金属垫、中介层到C4凸块之间进行佈局与绕线时的管理；创新的凸块组合结构；针对晶片之间高速连结所需的準确撷取与信号一致性分析；从晶片到封装到系统的热分析（Thermal Analysis）；以及晶片级（Die-level）与堆叠级（Stacking-level）测试所需的整合式叁维积体电路测试方法。

　　客製化设计考流程与射频参考设计套件

　　客製化设计参考流程能够实现20奈米客製化佈局之双重曝影，提供20奈米製程所需的解决方案，包括与模拟器的直接连结以验证电压相关的设计法则检查（Voltage-dependent DRC）、整合佈局依赖效应（LDE）解决方案、以及高介电金属闸极（HKMG）技术的处理。射频参考设计套件则提供全新的高频设计準则，包括60GHz射频模型支援、以及高效能的电磁特性撷取（Electromagnetic Characterization），透过60GHz从前端至后端实作流程的範例与整合被动元件（Integrated Passive Device， IPD）的支援来协助客户实现设计能力。

　　OIP係在晶片设计产业、台积公司设计生态系统合作伙伴以及台积公司的硅智财、晶片设计与可製造性设计服务、製程技术以及后段封装测试服务之间加速即时创新。它拥有多个互通的设计生态系统介面以及由台积公司与合作伙伴协同开发出的构成要素，这些构成要素係由台积公司主动发起或提供支援。透过这些介面以及基本元件，可以更有效率地加速整个半导体产业供应链每个环节的创新，并促使整个产业得以创造及分享更多的价值。开放创新平台的成果包括参考流程、第叁方硅智财验证、台积公司元件库硅智财、设计套件、以及线上设计网站。