台积电：拟为20纳米设计做好准备

　　台积电日前宣布，将于本周推出支援20奈米制程与CoWoS（Chip on Wafer on Substrate）技术的设计参考流程。台积电同时表示，这两种技术都是基于开放设计而设立的。

　　现行20奈米参考流程，藉由双重曝影技术所需知识的布局与配线、时序、实体验证及可制造性设计（DFM），电子设计自动化（EDA）领导厂商通过验证的设计工具，能够达到支援深紫外线光刻技术高度。此外，台积电及其生态系统合作伙伴通过加快20nm的采用，来完成20nm DP（双重图形）制程发展。

　　虽然，台积电并没有具体列出兼容的相关供应商20nm制程设计工具，但是却在参考设计流程中提供了与模拟设计直接关联的电压依赖性设计规范。其中，RF射频参考设计工具包提供了高频设计指南，包括60-GHz射频模型支持，电磁特性和集成无源器件支持。

　　据悉，台积电20nm高介电/金属闸工艺进程，将于2013年开始批量生产。

　　台积电CoWoS参考流程允许多芯片模块化封装。通过中介层（interposer）、或者基板实现，在某种意义上，这是一个异构的方法。平常通过矽基板（silicon interposer）实现的封装，是不可能成为领先工艺的。同样，多芯片模块封装，可被使用于不同的工艺应用。

　　通过矽晶片验证的CoWoS参考流程，能够整合多晶片以支援高频宽与低功耗应用，台积电方面表示，该流程涵盖了从金属凸块、金属垫、中介层到C4凸块之间进行布局与绕线时的管理;创新的凸块组合结构;针对芯片之间高速链接所需的准确提取与信号一致性分析；从芯片到封装到系统的热分析（Thermal Analysis）；以及芯片级（Die-level）与堆栈级（Stacking-level）测试所需的整合式集成电路测试方法。