锁相环频率合成器捕捉过程的分析与仿真

黄汉华 发表于 2012-11-22 10:38:23 收藏 已收藏
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锁相环频率合成器捕捉过程的分析与仿真

黄汉华 发表于 2012-11-22 10:38:23

  锁相是相位负反馈技术,锁相环电路在电子系统中得到广泛的应用,是因为其自身的特点:

  (1)锁相环在锁定时无剩余频差;

  (2)锁相环具有良好的窄带载波跟踪性能;

  (3)锁相环具有良好的宽带调制跟踪性能;

  (4)门限性能好;

  (5)锁相环电路易于集成,已有大量的集成锁相环电路问世,为在应用中根据不同的要求进行选择提供了方便。

  锁相环电路的一个重要的应用就是频率合成,在鉴相器(PD)和压控振荡器(VCO)之间加分频器,就成为一个简单的频率合成器。通过频率合成器可以产生大量的与基准参考频率源有相同精度和稳定度的离散频率信号。因为这些特点,频率合成器在现代收发信机中获得了广泛应用。频率合成器的主要性能指标有以下几项:

  (1)频率范围

  也就是频率合成器输出频率最高和最低值之间的频段宽度。一般来说,频率范围决定于压控振荡器的频率可变范围。

  (2)频率间隔

  指频率合成器2个相邻输出频率点之间的间隔,频率范围和频率间隔共同决定了信道数量。

  (3)转换时间

  指频率值发生改变时完成转换并达到锁定所需要的时间。

  (4)噪声

  表征了输出信号的频率纯度。包括相位噪声和寄生干扰。

  在以上性能指标中,转换时间在收发信机设计中将很大程度上影响通信传输的有效性指标。每一次发送接收频率的改变,都要经历一次频率合成的跟踪锁定过程,当频率转换间隔较大时可能用时也较多,这个过程不能进行有效的数据传输,因而降低了有效的信道容量。在锁相频率合成器设计中,尽量减小捕捉时间是一个重要课题。

  在这篇文章中,分析了捕捉时间的相关因素,定量分析了一个具体锁相环电路的捕捉时间,并对捕捉过程进行了仿真描述。

  2 锁相环频率合成器原理

  一个基本的锁相环频率合成器的框图如图1(a)所示,其基本组成包括4部分:鉴相器(PD)、环路滤波器(LPF)、压控振荡器(VCO)和程序分频器等。

  

 

  PD的作用是将参考输入的相位与压控振荡器的输出相位进行比较,产生一个相应的比较电压,再通过环路滤波器把这个比较电压的高频成分和噪声进一步滤除,得到一个电压的平均值,控制压控振荡器的输出频率,最终使压控振荡器的输出频率稳定在要求的数值上。

  图1(b)是相应的数学模型。其中фr(s)是输入参考相位,фe(s)是参考相位фr (s)与VCO输出相位фo (s)在N分频后得到的相位фi(s)的相位差。KPD,GLPF(s),KVCO/s分别是鉴相器、环路滤波器和压控振荡器的传递函数,H(s)是反馈传递函数。

  PLL开环传递函数是:

  

 

  闭环传递函数是:

  

 

  从闭环传递函数可以发现,锁相环的阶数至少是一阶的,而且与环路滤波器的阶数密切相关。他们有这样的关系,锁相环的阶数始终比环路滤波器高一阶,也就是说,一阶的环路滤波器组成的锁相环是二阶的,二阶的环路滤波器组成的锁相环是三阶的,环路滤波器的阶数决定着锁相环的阶数。

  在现代通信系统中,为了达到较高的性能指标,大多数都是高于二阶的系统,采用二阶或三阶的环路滤波器已是普遍的现象。采用高阶的环路滤波器,可以使系统在缩短捕捉时间的同时,提高对相位噪声和寄生干扰的抑制。高阶的环路滤波器带来的问题是使得对锁相环的理论分析变得非常复杂,在这篇文章中,提供了三阶环路滤波器组成的系统的分析过程,并且给出了响应方程和通过仿真得到捕捉时间的方法。

  3 分析过程和仿真结果

  图2是一个具体的三阶环路滤波罪的电路图,以下通过这个例子,展开详细的分析过程。

  

 

  以下为了简化函数方程,定义参数;

  三阶环路滤波器的传递函数可以写成:

  

 

  将式(3)代人式(2),得到四阶锁相环的闭环传递函数为CCL(s):

  

 

  对这个闭环传递函数进行分析,首先通过要求出分母的4个零点,用人工进行计算是非常困难的,现在我们可以借助计算机来达到这个目的,在Matlab软件中提供了这样的函数,我们能很容易地得到其零点P(i)(i=1,2,…,4);然后,对闭环传输函数进行分解,进行到时域的转换;最后我们得到时域的频率响应fN(t):

  

 

  这里我们给出实际应用中的各项参数数值,然后用Matlab 6.0软件对频率响应进行仿真,得到一系列的结果,进行比较分析。

  KPD=2.8×10-3A/rad,

  Kvco=4×107rad/S,

  fstop=1 000.5×106Hz,

  fstart=1 000×106Hz。

  图3是频率为1 GHz,频率跳变为0.2 MHz和0.5MHz锁相环捕捉过程的仿真结果,从图中可以读出各自的捕捉时间。 表1列出了不同的跳变频率的捕捉时间。

  

 

  

 

  从以上分析和仿真结果可以看出,捕捉时间与PLL的结构特别是环路滤波器的结构相关,与频差有比较大的关系。所以要减小捕捉时间,就是要采取各种途径减小频差,尤其是当频差很大时,就有可能造成很长的捕捉时间甚至不能完成捕捉。

  减小频差的思路是在电路中增加对大的频差的检测电路,在捕捉过程之前,通过这个检测电路,对VCO进行频率的粗调,使VCO的频率向将要达到的频率方向靠拢,这样就减小了频差,图4就是一个这样的例子。

  在图4电路中,通过增加数模转换(D/A)电路把锁相环将要设置的分频比N经转换变成一电压值加到VCO上进行频率粗调,这就达到了在捕捉过程没有大的频差,缩短了捕捉时间,另外还可以通过采用鉴频鉴相器的方法达到同样的目的。

  

 

  4 结 语

  锁相环频率合成技术主要以模拟电路形式出现,已经成为一种成熟的频率合成技术,出现了大量的可编程控制的高集成度产品,所以在频率合成器的设计中,环路滤波器的设计成为重点,这样,对环路滤波器的分析变得重要。通过对设计产品的输出频率相位噪声、杂散输出和转换时间的理论分析,可以尽可能地设计出高质量的产品。随着数字技术的发展,直接数字频率合成技术(DDS)越来越受到重视,和模拟的技术相比较,DDS具有高分辨率和快速频率转换时间的优势,但在高频输出和对寄生噪声、杂波的抑制方面还有不足,所以,目前出现了DDS和PLI。混合设计的频率合成技术。

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