一种用于SOC中快速乘法器的设计

2009-09-21 10:40:42 0评

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本文设计了适用于 SOC(System On Chip)的快速乘法器内核。通过增加一位符号位,可以支持24×24 无符号和有符号乘法。在乘法器的设计中,采用了改进的Booth 算法来减少部分积的数目,用压缩的Wallace Tree 结构将产生的部分积相加以减少关键路径的延时。该电路通过Hspice 仿真最大延迟达到9.32ns,从而获得较高的速度和性能。
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