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Xilinx的EAPR局部重构流程与基于FPGA动态局部可重构实现方法
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1 Xilinx 的的的 EAPR 局部重构流程
EAPR（early access partial reconfiguration）与基于模块（modulebased）流程相比，有以下的主要区别：
I 移除了 Virtex-II 器件局部可重配置（PR）中对于局部可重配置区域必须是整列的要求，EAPR 设计流程中，允许 PR 区域为任意矩形区域;
II 总线宏使用基于 SLICE 来实现，而不是基于 TBUF 的总线宏，这就使得允许使用的总线宏的密度更密;
III EAPR 流程中允许基于模块设计中的全局信号直接穿越局部可重配置区域，而不必使用总线宏。这一改进显著地改进了时序性能，并简化了 PR 设计的编译进程;
IV 移除了需要在基于模块的设计中对 AREA_GROUP RANG进行面积约束的限制，这样就给 PR 设计的布局布线提供了更大的灵活性;
V 现在的 EAPR 设计流程及工具支持 Virtex 4 和 Virtex5 器件。
2 建立局部重构
局部重构的设计和实现流程可分为以下步骤：
①设计输入与综合：按照 Xilin 的 EAPR 设计流程的要求输入与综合 HDL 代码，包括顶层模块和子模块设计，顶层模块设计完成顶层模块的设计输入与综合;子模块设计可进行子模块的设计输入和综合。
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