数字IC设计流程及工具介绍

　　数字IC介绍

　　IC就是半导体元件产品的统称，IC按功能可分为：数字IC、模拟IC、微波IC及其他IC。

　　数字IC就是传递、加工、处理数字信号的IC，是近年来应用最广、发展最快的IC品种，可分为通用数字IC和专用数字IC。

　　

　　数字IC设计的工具

　　数字 IC设计过程中，EDA工具扮演了很重要的角色。IC设计向来就是EDA工具和人脑的结合。随着IC不断向高集成度、高速度、低功耗、高性能发展，没有高可靠性的计算机辅助设计手段，完成设计是不可能的。

　　一、设计输入（design input）

　　用vhdl或者是verilog语言来完成逻辑功能描述，生成hdl代码

　　1、语言输入工具：

　　SUMMIT VISUALHDL

　　MENTOR RENIOR

　　2、图形输入：

　　composer（cadence）;

　　viewlogic （viewdraw）

　　

　　二、功能仿真（functional simulation）

　　将hdl代码进行先前逻辑仿真，验证功能描述是否正确

　　1、数字电路仿真工具：

　　Verolog： CADENCE Verolig-XL

　　SYNOPSYS VCS

　　MENTOR Modle-sim

　　VHDL ： CADENCE NC-vhdl

　　SYNOPSYS VSS

　　MENTOR Modle-sim

　　三、逻辑综合（synthesis tools）

　　逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿真中所没有考虑的门延迟（gates delay）反标到生成的门级网表中，返回电路仿真阶段进行再仿真。最终仿真结果生成的网表称为物理网表。

　　综合工具：

　　CADENCE Builtgates Envisia Ambit

　　SYNOPSYS Design Compile Behavial Compiler

　

　　四、静态时序分析（static timming analyze）

　　Synopsys Prime Time

　　Power analysis WattSmith

　　五、layout生成和自动布局布线（auto plane&route）

　　将网表生成具体的电路版图

　　layout工具：CADENCE Dracula， Diva

　　六、物理验证（physical validate）和参数提取（LVS）

        ASIC设计中最有名、功能最强大的是cadence的DRECULA，可以一次完成版图从DRC（设计规则检查），ERC（电气特性检查）到LVS（寄生参数提取）的工序工具：

　　CADENCE： DRECULA

　　AVANTI ： STAR-RC

　　在验证过程中出现的时序收敛，功耗，面积问题，应返回前端的代码输入进行重新修改，再仿真，再综合，再验证，一般都要反复好几次才能最后送去foundry厂流片。

　　

　　数字IC设计流程

　　IC的设计过程可分为两个部分，分别为：前端设计（也称逻辑设计）和后端设计（也称物理设计），这两个部分并没有统一严格的界限，凡涉及到与工艺有关的设计可称为后端设计。

　　前端设计的主要流程

　　1、规格制定

　　芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。

　　2、详细设计

　　Fabless根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。 3、HDL编码

　　使用硬件描述语言（VHDL，Verilog HDL，业界公司一般都是使用后者）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出来，形成RTL（寄存器传输级）代码。

　　4、仿真验证

　　仿真验证就是检验编码设计的正确性，检验的标准就是第一步制定的规格。看设计是否精确地满足了规格中的所有要求。规格是设计正确与否的黄金标准，一切违反，不符合规格要求的，就需要重新修改设计和编码。设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。仿真验证工具Mentor公司的Modelsim，Synopsys的VCS，还有Cadence的NC-Verilog均可以对RTL级的代码进行设计验证，该部分个人一般使用第一个-Modelsim。该部分称为前仿真，接下来逻辑部分综合之后再一次进行的仿真可称为后仿真。

　　5、逻辑综合――Design Compiler

　　仿真验证通过，进行逻辑综合。逻辑综合的结果就是把设计实现的HDL代码翻译成门级网表netlist。综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standard cell）的面积，时序参数是不一样的。所以，选用的综合库不一样，综合出来的电路在时序，面积上是有差异的。一般来说，综合完成后需要再次做仿真验证（这个也称为后仿真，之前的称为前仿真）逻辑综合工具Synopsys的Design Compiler，仿真工具选择上面的三种仿真工具均可。

　　6、静态时序分析——STA

　　Static Timing Analysis（STA），静态时序分析，这也属于验证范畴，它主要是在时序上对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例（violation）。这个是数字电路基础知识，一个寄存器出现这两个时序违例时，是没有办法正确采样数据和输出数据的，所以以寄存器为基础的数字芯片功能肯定会出现问题。STA工具有Synopsys的Prime Time。

　　7、形式验证

　　这也是验证范畴，它是从功能上（STA是时序上）对综合后的网表进行验证。常用的就是等价性检查方法，以功能验证后的HDL设计为参考，对比综合后的网表功能，他们是否在功能上存在等价性。这样做是为了保证在逻辑综合过程中没有改变原先HDL描述的电路功能。形式验证工具有Synopsys的Formality。前端设计的流程暂时写到这里。从设计程度上来讲，前端设计的结果就是得到了芯片的门级网表电路。

　　

　　Backend design flow后端设计流程

　　1、可测性设计——DFT

　　Design ForTest，可测性设计。芯片内部往往都自带测试电路，DFT的目的就是在设计的时候就考虑将来的测试。DFT的常见方法就是，在设计中插入扫描链，将非扫描单元（如寄存器）变为扫描单元。关于DFT，有些书上有详细介绍，对照图片就好理解一点。DFT工具Synopsys的DFT Compiler

　　2、布局规划（FloorPlan）

　　布局规划就是放置芯片的宏单元模块，在总体上确定各种功能电路的摆放位置，如IP模块，RAM，I/O引脚等等。布局规划能直接影响芯片最终的面积。工具为Synopsys的Astro。

　　3、时钟树综合——CTS

　　Clock Tree Synthesis，时钟树综合，简单点说就是时钟的布线。由于时钟信号在数字芯片的全局指挥作用，它的分布应该是对称式的连到各个寄存器单元，从而使时钟从同一个时钟源到达各个寄存器时，时钟延迟差异最小。这也是为什么时钟信号需要单独布线的原因。CTS工具，SynopsysPhysicalCompiler。

　　4、布线（Place & Route）

　　这里的布线就是普通信号布线了，包括各种标准单元（基本逻辑门电路）之间的走线。比如我们平常听到的0.13um工艺，或者说90nm工艺，实际上就是这里金属布线可以达到的最小宽度，从微观上看就是MOS管的沟道长度。工具Synopsys的Astro

　　5、寄生参数提取

　　由于导线本身存在的电阻，相邻导线之间的互感，耦合电容在芯片内部会产生信号噪声，串扰和反射。这些效应会产生信号完整性问题，导致信号电压波动和变化，如果严重就会导致信号失真错误。提取寄生参数进行再次的分析验证，分析信号完整性问题是非常重要的。工具Synopsys的Star-RCXT

　　6、版图物理验证

　　对完成布线的物理版图进行功能和时序上的验证，验证项目很多，如LVS（Layout Vs Schematic）验证，简单说，就是版图与逻辑综合后的门级电路图的对比验证；DRC（Design Rule Checking）：设计规则检查，检查连线间距，连线宽度等是否满足工艺要求，ERC（Electrical Rule Checking）：电气规则检查，检查短路和开路等电气规则违例；等等。工具为Synopsys的Hercules实际的后端流程还包括电路功耗分析，以及随着制造工艺不断进步产生的DFM（可制造性设计）问题，在此不说了。物理版图验证完成也就是整个芯片设计阶段完成，下面的就是芯片制造了。物理版图以GDSII的文件格式交给芯片代工厂（称为Foundry）在晶圆硅片上做出实际的电路，再进行封装和测试，就得到了我们实际看见的芯片。