NB4N121K是时钟差分输入扇出分配1至21个HCSL电平差分输出，针对超低传播延迟变化进行了优化。 NB4N121K在设计时考虑了FBDIMM应用的HCSL时钟分配。输入可以接受差分LVPECL，CML或LVDS电平。使用适当的VREFAC电源可接受单端LVPECL，CML，LVCMOS或LVTTL电平（参见图5,10,11,12和13）。时钟输入引脚在管芯终端电阻上包含一个内部50欧姆。
| 特性 | 优势 |
- 典型输入时钟频率100,133,166,200,266,333和400 MHz
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- 工作范围：VCC = 3.0 V至3.6 V，VEE = 0 V
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- 800 ps典型传播延迟tPD 100 ps最大传播
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- Delta tPD 100 ps最大传播每个差分对的延迟变化
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| 应用 | 终端产品 |
- FBDIMM时钟分配
- PCIe I，II，II
- 网络
- 时钟分配
- 高端计算
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电路图、引脚图和封装图
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