第一个使用5纳米制造工艺制造的测试芯片的磁带

　　纳米电子研究中心imec和EDA公司Cadence设计系统公司宣布，他们已经完成了第一个使用5纳米制造工艺制造的测试芯片的磁带。

　　磁带输出的目标是包括极紫外(EUV)光刻以及193nm浸没式光刻。

　　磁带中没有有源器件，这只是金属2和金属3的后端图案，以及它们之间的切口，链接和通孔结构。目标晶体管是FinFET，M2和M3信息来自完整的处理器设计，尽管前端不包含在磁带输出中。

　　

　　在9T库上放置和布线(红色：M2层;其他颜色：彩色切割层)

　　Imec和Cadence正在使用自对准四重图案和EUV光刻的混合。金属间距从标称的32nm间距缩放到24nm间距，以推动图案化的极限。双方没有声明使用了哪种处理器，但这种设计通常使用Cortex-A系列处理器完成，该处理器在前一节点上具有良好的特性。

　　“制造M2和M3的目的是了解相互作用imec首席工程师Praveen Raghavan说：“图案化，蚀刻，平版印刷，金属化，功率性能，工艺窗口和规则集学习”。但是，在使用Cadence的Innovus工具的地方和路线中，采用了完整的处理器器件模型，寄生效应和时序收敛。整个处理器和SRAM都被放置在设计中，但目前磁带输出只是M2-via-M3。

　　imec的团队计划至少以三种方式暴露磁带：

　　1。用于M2和M3的SAQP，193i用于多次曝光的切割和过孔。

　　2。用于M2和M3的SAQP，带有EUV，用于单次曝光的切割和过孔。

　　3。 EU，M2，M3和过孔没有削减。