芯片功耗 芯片的三大类功耗知识详解

有时，参与IC设计的人可以对他们特定的专业领域有一个非常狭隘的看法。本文在介绍一些基础知识的同时，旨在为团队中的每个人提供全球概览，重点关注功耗（以及即将发表的文章中的减少）。随着MOS尺寸的减小，芯片制造领域变得容易受到量子效应的影响，这可能会对功耗造成严重破坏。

它们是：动态功率，短路耗散和漏电功耗。下面将详细讨论这些类别及其组件中的每一个。请注意，除非另有说明，否则下面的描述仅涉及NMOS，也可以为PMOS导出类似的解释。 “MOS”通常用于指代MOSFET和CMOS。

漏电功耗：这些功耗组件近来受到最多的关注。并非所有泄漏消耗的组成部分都存在或占据四分之一微米及以上节点，因此，它在整体功耗中贡献的可忽略不计。然而，随着技术进步导致MOS的缩小，量子力学效应开始出现并导致许多这些漏电流成分。这是能量耗散的组成部分，其在备用操作中主要影响芯片的操作，因为其他组件在此期间抓住了。因此，为了实现芯片中的低功率目标，必须寻找可能起作用的各种泄漏成分源。泄漏消耗的主要来源如下：

1.1弱反转电流/亚阈值电流：MOS的亚阈值区域是操作区域，其中V GS ≈V T 和V DS > 0（在上下文中） NMOS）。在该区域中，电压不足以构建用于MOS开始导电的完整表面沟道。然而，一些电子可以获得足够的能量从源极到漏极交叉。该电流称为亚阈值电流。可以从下面的等式中理解该电流的近似值：

其中，

i SUB =亚阈值电流

α=某些过程和技术相关的常数。

T =以开尔文为单位的温度

Cox =氧化物引起的电容。

n =另一个过程相关常数。

V GS =栅源电压

k =玻尔兹曼常数

V T =阈值电压

W =通道宽度

L =通道长度

q =电子电荷

正如我们所看到的在上式中，亚阈值电流随着L的减小而增加，随着V T 的下降呈指数增加，并随温度的增加而增大。随着CMOS工艺的缩小，L值降低，V T 必须降低，以便更好地发挥MOS逻辑功能（更高的V T 器件需要更多时间来切换状态，降低设备的最大运行速度）。因此，该电流随着技术节点的降低而增加，并且在深亚微米技术中变得非常重要。当电路在适当的饱和/关闭区域中操作时，该操作区域不起作用。然而，在电压降低的低功率操作期间，可以达到满足有助于亚阈值操作区域的电压条件的阶段，并且该部件变得很大。此外，应该注意，模拟电路在其电路实现中使用这一范围的操作，以便在此操作范围内使用高增益区域。

图1：各种泄漏电流

1.2结反向偏置电流：在扩散区和基板边界之间形成一些寄生二极管。这些寄生虫倾向于使一些少数电流从漏极漂移到衬底。而且，在耗尽区中产生的一些电子 - 空穴对有助于电流流向衬底。该净电流称为结反向偏置电流。该电流与掺杂浓度有直接关系，随着掺杂的增加趋势会增加。

图2：反向偏置PN结电流

1.3漏极感应势垒降低（DIBL）：随着漏极电压的增加，它会影响漏极区域周围的耗尽区域当地积聚了潜力。这导致耗尽区的宽度增加和漏区周围的表面电位增加。在长沟道MOS中，源极与漏极相距一定距离，对源极区域没有太大影响。因此，源和通道之间的潜力不会改变。然而，随着技术节点的缩小，漏极和源极之间的距离减小。结果，由于漏极处的电压，源区也开始受到影响。这导致耗尽宽度的增加和耗尽沟道的源极侧附近的表面电势的增加。因此，对于给定的栅极电位，势垒降低并且更多电子开始从源极侧向漏极侧移动。这被称为Drain Induced Barrier Lowering。由于载波可用性增加，导致关断电流增加。

1.4穿透电流：穿透电流是DIBL的一种极端形式。当漏极电压达到超过一定水平时，耗尽区域深入到阱中。结果，栅极电压失去对通过MOS的电流的控制，并且大量电流开始流过它。该电流与V DS （漏极 - 源极电压）呈二次关系变化。这是决定操作变化的电压范围随着MOS尺寸和氧化物厚度的减小的因素之一。随着MOS的缩小，源极和漏极节点之间的距离减小，因此，相同的V DS 现在将在漏极和源极节点之间产生更大的电场。这个高场可以引起穿通电流。因此，当MOS尺寸缩小时，必须降低电源电压。

1.5栅极引漏漏电流（GIDL）：假设漏极连接到电源，栅极连接到地或负电源。这将导致在栅极下方的漏极区域中产生电场。该场将在漏极中产生耗尽区。这种结果导致漏极附近的场拥挤和高场效应开始发生，例如雪崩倍增和带间隧穿。结果，少数载流子在栅极下方的漏极中发射。当衬底处于较低电位时，在漏极耗尽区附近累积的少数载流子被扫描到衬底。该电流称为栅极感应漏极漏电流。该电流受施加的电压和栅极氧化层厚度的影响很大。

1.6栅极隧穿电流：随着我们将技术缩小到深亚微米级别，栅极下方氧化物的厚度也会减小。在当今的技术中，这是在1-2nm厚度的范围内。重掺杂沟道和超薄氧化物层在氧化物区域中产生非常高的电场，大约为MV/cm。因此，电流载流子可以穿过氧化物区域，从而产生栅极电流。施加的电压量越大，载流子穿过氧化物层的可能性就越大。该电流不仅等于来自栅极端子的漏电流，而且还可以减少流过漏极的电流。这可能会妨碍设备的性能。为了抵消这种电流，使用多晶硅栅极代替金属栅极。

短路功耗：这是设备功耗的另一个组成部分。当电路输入发生逻辑变化时，它可能会改变其输出状态。在此过渡期间，一些MOS将从OFF变为饱和状态，而另一些则沿着相反的路径。由于输入需要一些有限的时间才能在两个逻辑状态之间切换，因此在这个过渡阶段，会出现一个小周期，NMOS和PMOS都在导通，而且没有一个处于OFF状态。在此期间，一些电流流过它们，这被称为短路电流。该电流对任何内部电容（结，互连和扩散电容）充电都没有贡献，因此有助于纯粹的功率损耗。

考虑输入A从低到高的转换.nMOS当水平达到V Tn 时开始进行。此时，pMOS仍然导通并保持导通，直到输入达到（VDD- | V Tp |）的水平，其中V Tn 且V Tp 分别是nMOS和pMOS的阈值电压。当nMOS或pMOS中的任何一个进入截止阶段时，导通停止并且短路电流路径断开。类似的路径跟随输入的下降转换，其中pMOS接通而nMOS仍在导通。如果输入的上升和下降时间很长或者负载电容低，则该电流变得相当大。为了应对这种损失，输入上升和下降的延迟减小，输出电容增加。

图3：CMOS逆变器中的短路电流。

3.动态能耗：动态能耗是由于切换造成的消耗由于在输入中切换而导致的单元格。因此，这也称为开关能量。当单元将其状态从逻辑高变为逻辑低或反之时，各种内部电容（结，互连和扩散电容）相应地充电或放电。能量来自电源，为这些电容器充电，称为动态电源。这种能量消耗曾经是四分之一节点（250μm）技术中最主要的消耗，泄漏电流微不足道。然而，随着技术的萎缩，功能电流减少，泄漏成分增加了许多倍。然而，尽一切努力使开关功耗最小化以降低应用的总能量消耗。

图4：切换CMOS电路中的电流。

如果CMOS单元中的所有寄生电容都集中在一起然后，如果输出电平从V DD 变为接地，则负载电容C的总能量消耗为CV DD 2 。除此之外，一半的能量存储在负载电容器C中，剩余的一半能量被耗散。类似地，当输出变回地面时，会发生类似的能量耗散。因此，这种开关能量消耗与VDD和开关频率直接相关。因此，降低供电电压是降低动态消耗的一种方法。然而，V DD 的减少导致细胞变慢，因此，有效地降低了操作的最大频率。此外，频率的降低导致相同的操作需要更多的时间。平均开关能耗为：

av = f·C·V 2

其中， f 是操作频率。该功耗完全独立于输入和输出信号的上升和下降时间。

转换能耗的另一个因素是动态危险和故障造成的损失。由于进入或在电路内部路径中的各种输入的路径中的不平衡延迟，可能在电路中出现毛刺。考虑如下所示的电路。

图5：毛刺产生，电路和时序图。

考虑两个输入处于逻辑1的情况，由V DD，表示，信号A和B以一定延迟过渡，如相邻时序图所示。由于A和B到达之间的不平衡延迟，输出信号Z在短时间内被断言为1。这种过渡称为毛刺/危险。另一方面，如果 A 比B的断言早下降，则输出中不会出现任何毛刺，因为输出AND门之一将在其他输入断言之前切换为零。因此，以这样的方式满足定时，即去除或最小化这种毛刺。但是，在某些情况下，这种行为可能是为了阻止电路中的竞争条件。为此，并非所有输入都同时切换。在不能完全去除这些毛刺的情况下，可以在输出处放置逻辑以吸收这些毛刺以阻止它们传播到跟随逻辑，例如，在路径中添加一些缓冲器以吸收这些毛刺并平衡路径的时序。