保持混合信号ASIC中的安静

高密度数字CMOS工艺提供的低晶圆成本使其成为混合信号ASIC的首选，特别是对于片上系统设计。能够在对芯片面积影响最小的情况下添加大量亚微米逻辑门，这意味着时钟逻辑覆盖了典型混合信号内核不断增加的百分比。但是，如果你不小心，所有的时钟逻辑都会产生足够的噪声，严重影响芯片上所有其他电路的工作。

时钟逻辑在互补对产生噪声给定逻辑门中的晶体管切换逻辑状态 - 因此，短语“切换噪声”。在该切换时间期间，互补的n沟道和p沟道晶体管都导通，允许短暂的瞬态电流流动。虽然晶体管仅占整个时钟周期的一小部分，但流过的电流量可能很大。只有晶体管的小导通电阻限制了幅度。短暂的电流脉冲乘以ASIC上的每个开关逻辑门，迅速变成大电流涌入和流出供电平面（图1）。

当然，电源层不是理想的导体，可以按需提供无限的电流。相反，它们具有有限的电感，可抵抗电流需求的瞬时变化，从而导致电压变化。通过改变开关器件的动态阈值区域，电源电压偏移可以大大降低ASIC上的可用噪声容限。这些浪涌电流还可以在相邻的互连线和电路中引起强寄生电流。重要的是要认识到亚微米设计中的每个电路都通过衬底或通过寄生耦合效应间接连接到每个其他电路。晶体管，信号互连，键合线和I/O引脚彼此紧密靠近会形成鼠笼寄生元件，提供方便的通路，在整个芯片上分布噪声。

凭借对二进制信息的操作，数字电路具有很宽的噪声容限，并且除了最具破坏性的事件外，其本身就具有抗性。另一方面，模拟电路必须在连续的信息范围内工作，并且很容易被各种来源的噪声扰乱。模拟电路需要稳定，无噪声的电源和接地层以及安静的偏置电流，以确保正常工作。在整个电路设计和布局过程中，保持混合信号设计的模拟部分尽可能无噪声必须是最优先考虑的事项。

减轻影响开关噪声需要两步法，最好从电路设计和布局设计两个方面考虑。第一步是通过关注噪声源以及噪声如何传输到其他电路来尝试降低开关噪声。它需要仔细查看所有时钟逻辑以及相关的电源和接地层，互连和I/O引脚。请记住包括产生轨到轨转换的任何模拟电路，如比较器，以及包含控制逻辑的任何混合信号电路，如ADC。第二步是改善敏感电路对通过信号输入或通过电源和接地层进入的有害噪声的电阻。使用低压信令，差分信令或两者兼有;微量屏蔽;和片上滤波在很大程度上限制了开关噪声的影响。

降低噪声源的最有效策略涉及阱和注入层，它们是晶圆制造中产生的第一层。如果不重新绘制ASIC，设计制造后的噪声源可能是不可能的，这是昂贵且耗时的，因此您最好在IC设计过程中预先应用您的努力。基于电路的降噪措施试图限制瞬态电流的大小以及由此对电源平面产生的影响。

一种简单但经常被忽视的降噪方法是在内部单元和I/O驱动器上使用最小的输出驱动器。使用小型晶体管可最大限度地减少电源层上的瞬态电流需求量。在许多情况下，核心信号线由大规模并行驱动器驱动，这些驱动器比给定线路负载或给定时钟频率所需的大得多。如果使用自动设计工具和通用单元库来放置和路由逻辑，请检查缓冲区大小和线路负载之间的关系。

因此，负载电容越小给定逻辑门必须驱动，输出驱动器可以越小。保持时钟信号线尽可能短，以限制线路负载和寄生耦合电容。另一个简单的策略是寻找很少使用的逻辑电路。确保删除时钟，关闭所有开关功能，并使用开关隔离休眠逻辑块。目标是降低负载电容，特别是在时钟线上。注意将所有未使用的信号线钳位到高或低状态，以避免将噪声耦合到浮动节点上。通过浮动节点传播到其他信号线上的噪声很难调试。

噪声敏感电路，如开关电流源DAC，通常使用电流导引技术来避免将浪涌电流引入高阻抗节点。与打开和关闭输出电流相反，电流导引电路将电流从给定输出分流到“虚拟”输出。调节连续流动的电流可以避免电流突然涌入电源平面，从而消除瞬态尖峰并显着降低开关噪声。

电流导向逻辑门有一个或更多二极管连接的晶体管在输入关闭时用作电流分流器。当输出为逻辑“高”时，电流流过二极管，流过开关输入，逻辑“低”。缺点是功耗高，因为即使栅极是静态的，电流也会不断流动（图2）。

使用低压信号协议（如SSTL，LVPECL，HSTL或LVDS）可降低开关噪声的影响，因为信号幅度较小，需要较少的电流来对寄生和负载电容充电。请注意，在较小的电压电平下，差分信号对于保持抗噪性非常重要（图3）。

您可以构建大输出驱动器来驱动片外负载或以最大时钟频率工作作为CSL（可控转换速率）驱动程序。 CSL驱动器在驱动器切换状态时小心控制瞬态电流量，从而减少对电源层的影响。大CMOS驱动器通常包括并联连接的多个晶体管对。您可以通过首先将晶体管对分组为总驱动器大小的六分之一，三分之一和一半的块来控制CSL驱动器的电流。然后依次切换晶体管对，最小的器件块首先切换，最后的块切换最后。最终结果控制电流并让驱动器切换容性负载，尽管比传统开关稍有延迟（图4）。基于布局的噪声控制工作试图将瞬态噪声捕获并包含在局部区域，或者将IC的安静部分与噪声部分隔离开来。

逻辑切换期间出现的大开关电流需要设备与供电平面的连接阻抗尽可能低。低阻抗连接有助于防止电源电压从理想的稳态值变化。增加低阻抗连接对于数字单元库的构建尤为重要，其中自由使用额外的良好连接，基板连接以及额外的p +和n +注入环可以显着减少不需要的噪声。

p +和n +注入构造为围绕开关晶体管组的“环”，n +注入环连接到电源平面，p +注入环连接到地。环由重掺杂有正或负电荷载流子的硅区域组成，以提供到相应衬底（p-）和n-阱（n-）区域的低电阻连接。该想法是在每个开关晶体管附近提供到低阻抗电源或接地平面的低电阻路径。低阻抗路径有助于通过防止大多数电荷载流子深入基板而定位噪声效应。与电路接地不同的单独衬底接地提供额外的隔离以防止通过衬底的噪声耦合。请注意，植入层的驱动深度只有1微米左右，因此噪声仍然可以潜入环中。因此，将保护环尽可能靠近开关晶体管放置是非常重要的。

保持已知的噪声信号和电路远离那些必须保持静音的信号和电路是有意义的，但这是设计师经常忽视的一点。耦合大致是带状线结构之间距离的平方函数，因此互连走线间距加倍会使耦合减少四倍。

您应该在具有屏蔽迹线的关键迹线之间填充此额外空间。屏蔽迹线可以在安静迹线的两侧运行，该迹线必须与噪声信号或嘈杂区域一起传递。相反，您也可以屏蔽在安静区域附近运行的噪声信号。您应该将接地参考信号的屏蔽连接到地，并将功率参考信号的屏蔽连接到电源，最好只在接收端连接。使用屏蔽迹线的替代方案是使用主要是静态的信号线，设计者知道该信号线不会引起串扰问题。这些信号不经常改变状态，可能包括芯片使能或复位线，或电源开/关信号。另一种方法是在电源线和地线之间布设安静信号。

对于必须保持不受干扰的关键走线，例如参考电压，尽可能避免长走线。如果迹线必须长度运行，请避免在已知噪声源附近进行长时间并行运行，例如时钟线。在路由噪声迹线时，尽可能避免更换层，并避免将这些线路运行到所需的安静区域。信号必须经过的每个触点和通孔都会增加线路的阻抗。

除了屏蔽走线外，还应将包含噪声电路的主要电路块与安静部分分开ASIC的。您应该保持轨到轨摆动的信号远离仅在很小的电压范围内摆动的信号。您可以通过放置“安静”电路来实现隔离 - 例如，不经常使用的逻辑电路，或固有安静的模拟电路，例如上电清除模块 - 远离噪声逻辑模块，例如计数器或噪声模拟模块，例如振荡器。

将模拟电路与数字电路分开，将模拟I/O保持在ASIC的一侧，将数字I/O保持在另一侧。构建具有模拟和数字组件的混合信号电路，例如ADC，使模拟输入进出ASIC的一侧，数字控制线从另一侧流出（图5）。

优秀的设计师小心谨慎，不要让表明没有问题的Spice模拟让他们陷入虚假的安全感。 Spice仿真模拟了一个理想的世界 - 没有寄生元件，放大器或比较器偏移，电源噪声问题或振铃信号。混合信号设计成功的关键是理解所涉及的非线性问题以及它们如何影响“理想”世界。基于电路的技术可提高芯片的抗噪能力，重点关注时钟和数据信号的分配。

单个公共时钟允许您选择时钟周期中最安静的部分来采样锁存器输入或任何模拟功能。如前所述，当输出改变状态时会发生大多数噪声，这种情况发生在有效时钟边沿。因此，在开关噪声具有最大衰减时间之后，时钟周期的最安静部分恰好在下一个有效边沿之前发生（图6）。

差分信号的使用是众所周知的抑制共模噪声的方法。由于差分输入仅作用于两个相反极性信号之间的差异，因此电路会自动抑制耦合到两条线路上的噪声，以及所有其他常见噪声源，例如电源或接地反弹和基板噪声。如果您注意在活动时钟边沿之前的时钟周期中最安静的时刻采样数据，则只有时钟本身仍然容易受到毛刺和双时钟故障的影响。使用差分时钟可以通过显着提高抗噪声能力来解决问题，尤其是接地反弹（图7）。

您可以将供电平面滤波器整齐地收集到各种显然“填充”中“骰子上的区域。诀窍是从三个方面思考。例如，通常在一个金属层中绘制地供电迹线，并且在较高层上绘制电源迹线。如果将这些迹线堆叠在一起，则它们之间的绝缘氧化层为金属板滤波电容提供了方便的电介质。这种方法可以相对容易地提供数百皮法的滤波电容。

您还可以在金属互连区域下面的层上放置滤波电容。此外，您可以使用备用n沟道和p沟道晶体管作为滤波电容，以利用栅极氧化物作为电介质。器件电容将晶体管的漏极和源极连接在一起，形成一个极板，而栅极则形成另一个极板。请注意，如果晶体管关闭，器件电容最高，因此请注意保持栅极板处于较低电位。

晶体管漏极的较低阻抗比耦合噪声更能容忍晶体管栅极的高阻抗。因此，考虑以电流而不是电压的形式分配信号。例如，向模拟电路提供公共偏置电压的主偏置电路可能特别容易受到耦合噪声的影响。将偏置信号分配为电流，然后将电流转换为本地电路位置的偏置电压，可以提高抗噪声能力（图8）。

最小带宽电路通过限制电路可以重新传输的高频噪声量来帮助定位开关噪声。放大器，比较器，缓冲电压基准和其他类型的高增益电路周围的区域特别对噪声敏感，必须尽可能保持安静。诸如电流偏置电路的耐噪声模拟单元可以围绕这些电路。此外，请密切关注进入和退出高增益模拟单元的噪声敏感信号，因为噪声可能很容易耦合到这些节点上。将所有敏感节点保持在ASIC内部。旨在提高抗噪声能力的物理布局技术涉及电路和电源/地平面隔离以及芯片封装。

也许是保持噪声的最重要方法之一隔离到局部区域是使用单点电源和接地连接。术语“单点”指的是在进行公共连接之前将来自每个独立电源域的电源线和地线带回到焊盘。您也可以将此类并行电源连接称为“星形”或“章鱼”连接。避免串联菊花链电源连接，因为并联连接有助于隔离相对嘈杂的电源层与安静的电源层。

在整个布局过程中跟踪哪些电路连接到哪些电源层。在可能的范围内，保持安静电路的供电平面与噪声电源平面完全分开。这样的目标通常意味着将模拟电源与数字电源分开。如果有额外的引脚，则应保持安静和嘈杂的电源层完全隔离，直到它们到达印刷电路板上的低阻抗点，最好是构造良好的片外旁路滤波器。此外，请考虑为I/O焊盘使用单独的电源和接地层，以使输出驱动器瞬态电流远离敏感的内部电路。如果存在空间，基板接地也可以单指向“安静”的接地垫（图9）。

如前所述，您应该尽可能找到噪声敏感电路。噪声发生电路。如果空间允许，可考虑在嘈杂和安静的部分之间构建一个护环屏障。通过大量使用接地的基板触点和金属电源层之间的过孔，为电源，接地和基板提供低阻抗连接。您可以通过放置安静，容忍噪声的电路（例如不常用的逻辑电路或噪声容限模拟电路，例如电源接通清除模块 - 来自噪声时钟逻辑模块或模拟模块，如振荡器）来实现隔离。 span>

您不仅要保持尽可能远的片上电路，还要保持嘈杂的I/O信号，焊盘，键合线和封装引脚。在大型封装中，引脚和键合线的累积长度通过互感和电容为相邻引脚提供了强耦合路径。尝试选择每个引脚具有最低引线电感的封装。大多数封装供应商都提供测量的引线框架互感和电容数据。

在引线封装上，转角引脚具有最长的引脚，因此具有最高的寄生值。理想情况下，您应该仅将这些引脚用于很少切换的信号，例如复位信号。中心引线具有最低的电感。将这些引脚保存为电源和接地，以使电源反弹保持在最低水平。例如，表1显示了100引脚QFP中的自感和互感以及电容。无引脚封装，例如BGA或芯片级封装，每个引脚的电感最小，但价格昂贵。一些BGA封装使用衬底将管芯焊盘连接到球形焊接，如果不仔细布置引脚走线，可以快速增加电感。

跟踪将要提供的所有电源和接地引脚需要大电流瞬变的电路，并确保这些引脚与任何噪声敏感引脚完全分离。如果空间可用，请考虑使用多个并联的电源和接地引脚来降低导线电感，重点是接地引脚。检查芯片粘接剂是否导电。如果是这样，将模座连接到安静的地面可以帮助保持基板安静。

您应该考虑电路设计和物理布局方法来消除噪声源和提高抗噪性。通过电路设计的降噪努力试图限制通过电流的量，并且布局技术试图将噪声载波包含到局部区域。提高电路对噪声的抵抗力涉及差分或电流模式信号的分布，布局方法涉及使用保护带和单点电源以及地平面连接隔离电路。仔细结合这些技术有助于将片上开关噪声降低到可管理的水平。

 

参考文献

Ingels BM和M Steyaert，”减少混合模式IC中电气干扰影响的设计策略和解耦技术“， IEEE固态电路杂志，1997年7月，第32卷，第1136页。 Senthinathan，R和JL Prince，“用于降低同时开关噪声的专用CMOS输出驱动器电路设计技术”， IEEE Journal of Solid State Circuits ，1993年12月，第28-12卷，第1383页。

 

审核编辑 黄宇