浅析FPGA中异步复位同步释放的原理

FPGA有同步复位和异步复位两种，其优缺点如下。

同步复位的优点：a、有利于仿真器的仿真。b、可以使所设计的系统成为100%的同步时序电路，这便大大有利于时序分析，而且综合出来的fmax一般较高。c、因为他只有在时钟有效电平到来时才有效，所以可以滤除高于时钟频率的毛刺。

但其缺点也有不少，主要有以下几条：a、复位信号的有效时长必须大于时钟周期，才能真正被系统识别并完成复位任务。同时还要考虑，诸如：clk skew,组合 逻辑路径延时,复位延时等因素。b、由于大多数的逻辑器件的目标库内的DFF都只有异步复位端口，所以倘若采用同步复位的话，综合器就会在寄存器的数据输入端口插入组合逻辑，这样就会耗费较多的逻辑资源。

对于异步复位来说，他的优点也有三条，都是相对应的：a、大多数目标器件库的dff都有异步复位端口，因此采用异步复位可以节省资源。b、设计相对简单。c、异步复位信号识别方便，而且可以很方便的使用FPGA的全局复位端口GSR。

但是异步复位的缺点：a、在复位信号释放(release)的时候容易出现问题。具体就是说：倘若复位释放时恰恰在时钟有效沿附近，就很容易使寄存器输出出现亚稳态，从而导致亚稳态。b、复位信号容易受到毛刺的影响。

综合上面所说的，因此最好全局复位信号送出之前做一个“异步复位，同步释放”的处理。可以用rst_nr作为复位信号进行异步复位，并且不会造成亚稳态，而且可以利用触发器本身的复位信号进行复位，不会浪费FPGA资源。