DDR存储器的信号完整性讨论

当今电子产品一个很重要的区分元素是其所用的存储器。服务器、计算机、智能手机、游戏机、GPS 以及几乎所有类似产品使用的都是现代处理器和 FPGA。这些设备需要高速、高带宽、双倍数据速率 (DDR) 存储器才能运行。每一代 DDR SDRAM（双倍数据速率同步动态随机存取存储器）都会带来新的优势，例如 速度和容量的提升以及功耗的下降。 

但问题是，在 PCB 设计中采用 DDR 绝非易事。从设计裕量的减小到信号完整性问题，挑战无处不在。本文将讨论影响信号完整性的因素、DDR 存储器件存在的信号完整性挑战，以及为确保信号完整性可采取的做法。

抖动、噪声和其他信号完整性问题

首先，我们需要了解在使用 DDR 存储器时 PCB 中所发生的操作过程。DDR 接口上的时钟从存储控制器传输到 DDR 芯片。发送和接收信号，从而产生噪声。 

噪声可视为任何增加到理想信号的有害能量。导致噪声的原因可能包括附近的信号、设计不当的通道、 失配的阻抗，或其他因素。当存在噪声时，它会显示为与实际信号波形的偏差。如果不存在任何噪声， 则实际信号与理想信号波形相同。 

与理想信号的任何偏差都会影响信号完整性。时序偏差（抖动）和振幅／电压偏差（噪声）也会影响系统性能。非理想的信号完整性可能导致 DDR 系统使用错误的信息，从而大幅增加系统的误码率。最终系统将无法正常工作。 

下面我们来看一个示例。如果设计人员或工程师准备将一个发射器连接到某个一定距离外的未端接接收器，结果将与图 1 显示的波形类似。在这里，我们可以看到振铃和过冲两种违规。该波形显示，1.2V 信号上存在超过 1.75V 的过冲，这可能导致零件过早失效。它还产生了 0.86V 的振铃，根据具体设置，这可能导致 DDR4 出现逻辑故障。如果 PCB 内置有这一拓扑，数据流中就会发生错误，进而可能损坏接收器。 

理论上，可通过缩短该术语的长度来解决振铃和过冲违规，但在现实中这种做法往往不切实际。更切实际的解决方案是使用终端匹配器（图 2）。终端匹配器可降低噪声，以优化波形外观。但应该使用什么类型的终端匹配器呢？值为多少？会造成怎样的代价？即便对端接器的值进行很小的更改，也会给电路性能造成实质性的差别，因此务必正确地执行该操作。唯一的探查方法是通过仿真，尤其是通过使用端接向导（例如 HyperLynx® 内置的端接向导）。

图 1 和图 2：有信号质量问题的拓扑（左），以及增加终端匹配器且信号清晰的同一拓扑（右）。

DDRX 中的时序问题

随着更宽的并行总线（例如 DDR3/4）逐渐进入 GHz 领域并成为 PCB 设计中的通用组件，正确地解决信号完整性问题比以往任何时候更加重要。 

例如，DDR3 SDRAM 相比 DDR2 有很大的改进，其比特率涵盖了 800 Mb/s 到 1600 Mb/s 甚至更宽的范围。此外，DDR3 的比特预取架构还提高了带宽，降低了工作电压 (1.5V)，并且改变了驱动器阻抗和片内终端匹配器 (ODT) 方案。DDR3 使用 “fly-by” 拓扑，这意味着地址／命令／控制和时钟均采用菊花链方式从一个 DRAM 元器件连接到另一个。当与正确的 VTT 终端匹配器配合使用时，DDR3 将会受益于增大的带宽和改进的信号完整性。与此同时，DDR3 也带来了新的信号完整性设计挑战，特别是与 ODT 方案、更高的比特率以及时序偏移相关的挑战。 

尽管负责执行自动写入／读取均衡校准的控制器能够优化设计的时序裕度，但设计人员在将设计交付加工之前仍需确保其具有足够的裕量。DDR3 接口中的时序裕度非常小，以至于“经验法则”无法奏效，而必须通过详细的设计分析才能确保设计能够高速工作。 

要分析这些复杂的时序关系可能很困难。要识别并解决一般的 DDR 器件故障，或具体而言，解决复杂的时序关系，工程师需要进行根本原因分析，而这可能是一项艰难而且乏味的任务。 

导致产品失效的设计问题可能出自多个源头，并且往往会由于花费在查找和解决问题上的时间而造成项目排程和上市交付发生延误。领先的仿真工具可通过分析低至可接受的误码率的信号，帮助工程师快速找出故障的根本原因并加以修正。

分析 SI DDR SDRAM 系统

JEDEC 有一份要求清单，工程师要想设计成功的产品，必须满足其中的要求。DDR SDRAM 必须满足上述要求才能正常工作并防止出现信号完整性问题，这一点非常关键。但执行所有必要的测量和计算可能是 一项极其艰巨的任务。 

有时，可通过严格遵守控制器供应商提供的 Layout 准则一并避免这些测量。但如果由于不同的系统和项目约束导致无法满足设计准则，这时应当如何？或者，如果您已接近满足设计准则，但仍希望验证是否足够接近要求从而保证设备能够按预期运行，这时又当如何？再者，如果您没有足够的时间确保符合所有准则，而只是希望在 Layout 之前进行一次快速检查呢？ 

在上述情形下，最佳解决方案便是仿真，从而让您能够快速分析您的设计中是否存在任何信号完整性问题。利用 HyperLynx® DDR 向导，您可以在一次运行中对整个 DDR 通道进行仿真。从设备供应商收集到需要的模型后，只需十分钟的仿真设置时间，因而完全有可能在不错过截止期限的前提下使用仿真。

图 3：使用 HyperLynx DDR 向导快速对整个 DDR 通道进行仿真，以确保产品性能。

设置过程非常轻松，向导会提示设置仿真所需的全部问题。用户可回答相关的信息，包括选择用于控制器和存储器件的 IBIS 模型、读／写周期的驱动强度值、片内终端匹配器 (ODT)，以及字节通道／Strobe／ 掩膜分配等。可以保存向导配置并重新调用以便将来使用，从而节省未来项目中的量产爬坡时间。仿真可在 Layout 之前或之后运行，从而帮助定义 Layout 要求以及在完成 Layout 之后对其进行验证。

总结

DDR SDRAM 给电子产品带来了新的强大功能。与其他高速设计技术一样，DDR 存储器也面临诸多挑战。信号完整性是一项很容易破坏的要素，需要小心维护以免发生代价不菲的产品故障。仿真是确保信号完整性的有效方法，利用它可以考虑阻抗变化和时序延迟等板级影响，从而提供存储器接口的全面剖析。功能强大的仿真工具有助于确保您的设计符合 JEDEC 或自定义标准，并且您的最终产品能以正确的性能和速度运行。 

HyperLynx DDR 向导可与包括 PADS® 和 Xpedition® 在内的多种 PCB 设计流程配合使用。