超高速频率合成器方案的设计与实现

超高速频率合成器方案的设计与实现

综合考虑各个方案的优缺点，采用了一种DDS加倍频链的合成方法，研制了105 跳/s的宽带超高速频率合成器。输出频率272.7~324.0 MHz，输出带宽51.3 MHz，可用频点256个。它选用DDS作为频率合成器核心器件，系统时钟高达300 MHz，频率分辨率1 μHz，100 M并口编程速率以及较高杂散抑制度。DDS的优良性能使超高速频率合成器研制成为可能。具体电路框图如图4所示。

该频率合成器由晶体振荡器、DDS、放大器、三倍频器、带通滤波器和控制电路等组成。根据设计要求，在方案中合理选择DDS输出频率和倍频滤波次数相当重要。选择正确的DDS输出频率，可以使DDS本身输出信号杂散最小。合理的倍频次数可以降低对滤波器的要求，将有利于减小输出信号杂散。因此在设计中采用了DDS输出频率为30.3~36.0 μHz，在这个频段上，其输出信号杂散相对较小。然后分2次倍频，每个倍频器倍频次数为3次。图4中放大器的作用是增加DDS输出信号幅度，提高倍频器的效率。控制电路对DDS并口进行编程控制，向DDS频率调节字寄存器写入频率调节字K来更新输出频率。在实际电路中，使用三个五阶带通滤波器来抑制带外杂散。频率合成器输出信号为

式中

图4 超高速跳频频率合成器电路框图 

超高速跳频频率合成器的设计

2.1 DDS编程控制与频率转换
频率合成器的跳频速率是105 跳/s，平均每一跳的时长T为10 μs，它由频率稳定时间T1和频率驻留时间T2两部分时间组成。在T1时间内完成本次频率的跳变，在T2时间内完成下一跳的频率调节字寄存器的数据的写入。频率跳变示意图如图5所示。

图5 频率跳变示意图
控制电路用ADSP-2188N对DDS并行编程控制，完成频率调节字的一个字节写入时长为12.5 ns。在上一个频率驻留时间T2内，对DDS进行六个字节的频率调节字的写入(75 ns)。在T1时间内，向DDS送频率更新脉冲。在频率更新脉冲上升沿触发，DDS根据控制寄存器和频率调节寄存器的设置更新输出。经实验测试得到频率切换在大约600 ns内完成。
2.2 DDS输出杂波分析
为了保证频率合成器输出频谱纯度，该方案实现的难点在于DDS的输出频带选择和倍频方式的选择。经过反复实验，最终选择DDS的输出频率为30.3~36.0 MHz，其频带内杂散抑制度接近80 dBc。如图6所示，经过九倍频后，虽然输出信号杂散电平有所恶化，但在频率合成器的50 MHz频带内，杂散抑制度仍然大于60 dBc。在频带外，由倍频产生的谐波，其抑制度也大于50 dBc。
2.3 相噪分析
DDS输出的相位噪声主要取决于系统时钟fc和DDS器件固有的相位噪声。由于提供系统时钟的信号源的相位噪声低于DDS的相位噪声，因此DDS输出的相位噪声主要取决于DDS器件固有的相位噪声。DDS输出经过N次倍频后，相位噪声恶化了20logN dB。
DDS的固有相位噪声在偏离载波1 kHz处为−140 dBc/Hz，经过9次倍频后相位噪声恶化19 dB，因此理论上频率合成器输出信号的相位噪声在1 kHz处可达−121 dBc/Hz。
2.4 实现指标
超高速跳频频率合成器实物图如图7所示。该频率合成器达到的指标如下：
1) 输出频率： 272.7~324.0 MHz；
2) 输出带宽： 51.3 MHz；
3) 频率切换时间：约600 ns；

4) 跳频间隔： 200 kHz；
5) 带内杂波抑制：＞60 dBc；
6) 带外杂波抑制：＞50 dBc；
7) 输出功率： −5 dBm；
8) 相位噪声(偏离载波1 kHz)：−110 dBc/Hz。

图6 频率合成器输出频谱图 图7 超高速跳频频率合成器实物图

目前频率合成技术主要有直接频率综合、锁相环频率综合、直接数字频率综合三种形式。由于PLL方式的频率合成器的频率跳变速率依赖于PLL的窄带跟踪时间(至少几十微秒)，速度太慢。而DDS方式的输出带宽又有限，因此在设计高速跳频频率合成器时，这两种方式均不能满足技术要求。但是，采用DDS+DS方式，可以满足超高速、多频点和宽频带的需要，其实现的难点是如何提高合成器输出频谱纯度。在实际电路板制作中，DDS的良好接地和合理布线非常有助于系统设计的实现。