概念验证处理器为什么有96个核和一个有源插入器？

今年举办的国际固态电路峰会（ISSCC）上，处理器部分开始于AMD的两个演讲，然后是三星和联发科演示他们的最新5 G智能手机芯片，还包括一个来自CEA技术的概念设计的研究项目、TI的汽车SoC和IBM 的最新Z系列主机处理器。

ISSCC是半导体行业历史最悠久的技术会议之一，每年二月在美国旧金山举行。这次会议汇集了学术界和产业界人士，讨论芯片电路设计的最新挑战。该会议主要是一个电路设计会议，每个厂商都专注于他们的处理器中独特电路设计的一个或多个特定方面。

今年的会议涵盖了一系列深入主题，包括锁相环、低功耗电路、内存、SerDes、DSP和处理器设计。处理器部分出现了领先的供应商，也有来自研究机构和学术界的项目。会议内容覆盖了密集的芯片设计细节，下面介绍了处理器环节中有趣细节的突出部分。

AMD Zen2和EPYC芯片

两个AMD的会议相互吻合，讨论了最新的EPYC服务器处理器使用的Zen 2 CPU核心的设计，并讨论了EPYC芯片架构，允许AMD在一个基板上提供64个CPU核心，而不需要大量的芯片。

AMD Zen 2演示描述了使用TSMC的7nm工艺制造第一个x86处理器的挑战。EPYC服务器处理器的设计目标是在同一个插槽上增加一倍的CPU内核，同时不超过插槽的功率峰值。此外，在SPECint 2006基准测试上，每个CPU核心都被设计为每周期提供15%的指令性能提升。Zen 2中的许多架构更改在前面已经讨论过了。在ISSCC的演讲中，AMD着重讨论了电路设计的挑战。

AMD的设计非常模块化。基本模块是CCX（CPUComplex），包含4个CPU核心，L2和L3缓存，使用Infinity总线技术实现Fabric系统互连。通过4核模块，AMD可以将设计从笔记本（4-8核）扩展到服务器（64核）。尽管添加了更多的L3缓存，CCX模块从上一代的44 mm2缩减到了Zen 2的31.3 mm2。

7nm工艺需要添加更多的金属层，因此金属层布局布线规则发生了变化，设计从10.5个track变为6个track。更低的track带来了挑战（更低的高度和更低的驱动强度），但漏电变少，减少了9%的周期电容，同时硅面积也更小。

AMD使用了多种设计技术，如时钟整形，并有五种不同的触发器设计，这对电路时序来说十分关键。为了获得更好的性能，设计者还将更多的功耗预算转移到组合逻辑上，减少了3%。通过这些和其他电路优化，AMD可以将时钟速度提高到4.7 GHz，并在与原始Zen core相当的时钟速度下降低工作电压。

第二个AMD的介绍描述了基于Zen 2的服务器产品的多种chiplet策略。AMD的主要优势之一是，只要三种die即可以创建产品以支持多个市场。

AMD的目标是在每个插槽上提供更多的性能，第二代EPYC处理器将CPU核数增加了一倍。这使得AMD的业绩每2.5年翻一番（SPECint2006），新的EPYC处理器还改善了内存延迟。使用chiplet让AMD的服务器芯片成为可能，因为使用单片芯片是不可行，也是不经济的，在64核下用单片芯片会有诸多限制。

AMD还通过使用更小的chiplet优化了成本结构，提高了良率。AMD使用昂贵的7纳米工艺实现核心缓存芯片（CCD），并将DRAM和PCIe逻辑转移到GlobalFoundries的12纳米I/O芯片上。每个CCD由两个CCX模块和四个Zen 2核心以及L2和L3缓存组成，其中86%的CCX专用于CPU和L3缓存。每个CCD仍然是一个小型SoC，包括电源管理、Infinity系统互连、时钟等。

有了所有这些要求，实现上就有了许多挑战。由于内存控制器现在位于单独芯片上，要用于所有CCX模块，新的EPYC处理器在平均内存访问延迟上有所改进，但是最佳情况下的延迟仍然需要离开CCD来访问内存。因此，AMD的设计重点在于减少Infinity Fabricz总线延迟，最佳情况下的延迟只比预期长4纳秒。

由于AMD承诺保持EPYC封装尺寸和pin脚不变，因此需要一个紧密的硅/封装协同设计，因为从第一代EPYC到第二代EPYC芯片数量从4个增加到9个。内部布线非常紧凑，需要在内部CCD芯片下的信号到达距离集中式I/O芯片更远的CCD芯片。

ISSCC的许多其他演讲都是关于当处理器处于高负载时补偿内部压降的电路。AMD有一个电流分流（额外电流）以对抗压降，也可以拉伸时钟。相同的LDO设计允许单个核心线性调节，通过调整每个核心的电压来实现节能。

概念验证处理器有96个核和一个有源插入器

会议中的一个非生产芯片是一个96核的处理器，也使用了chiplets策略，但是当AMD使用一个专用I/O芯片的多芯片模块时，这个芯片使用了一个有源硅插入器，将I/O逻辑放入插入器。

该设计使用6个chiplet，从96个核中获得220个GOPS。它由CEA-Leti设计，ST Micro制造。这里的想法是要证明这一概念使用两种die设计：chiplet和有源插入器。虽然本设计使用同构芯片，但未来的设计可以使用异构处理元素。与AMD EPYC设计一样，CEA的目标是添加更多的处理元素，单个die不足以交付所需的处理。其中一种应用可能是汽车自动驾驶，这将需要数百个GOPS。

使用有源插入器，可以去除许多在老的流程节点中运行的功能，包括电源管理、内存接口和I/O。在这个特殊的设计中，CEA使用了一个2D网格的分布式互连。有源插入器上的互连混合使用了短距离的无源通道和长时间的有源通道。本设计还采用了一种新颖的异步QDI逻辑与芯片上的异步网络进行通信。

这款处理器上的chiplet采用FDSOI 28nm LPLV制造，有源插层采用了65 nm工艺。虽然这种芯片使用的是较老的工艺节点，但其目标是展示如何构建和制造它。芯片测试使用传统的已知良好的技术，但有源插入器只在所有元素组装后做了测试。如果完全投入生产，通过使用更高级的流程节点，生产流程可能会有所不同。
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