英特尔工艺技术在走下坡路？工艺技术比许多技术要复杂得多

从过往的发展我们可以看到，台积电的大部分营收增长来自先进的工艺技术节点，这些节点遵循了摩尔定律：每两到三年，它们每代晶体管的密度就提高了2倍。这为芯片设计人员提供了更大的晶体管预算，更强大、更高效的晶体管，这也使他们可以增加功能。此外，每个晶体管的成本也趋于下降。

同样，对于英特尔来说，他们可以从摩尔定律如常运行获得的好处是使其产品的竞争可以扩展到物联网，GPU和AI等新市场，这对他们来说至关重要。

鉴于摩尔定律是指数趋势，那就意味着即使仅一步也可以带来巨大的竞争优势。例如，对于游戏玩家来说，性能提高2倍的GPU可能意味着获得60fps而不是30fps。

但对于英特尔来说，由于10nm工艺延迟了三年，这使他们失去了优势，该优势先前由Tick-Tock节奏牢牢确立。但是，这些延迟现在已经过去，英特尔似乎已经恢复了其2年节奏目标。同时，尽管采用了较为适度的2.5年节奏，但TMSC的3nm节点承诺的改进仅为1.7倍（明显低于2倍）。在接下来的几年中，这将使英特尔有时间赶上并回到同等密度。至少在理论上应该如此。

但自撰写本文以来，英特尔宣布了7纳米的延迟，为此我进行了一些必要的调整。

不过就笔者看来，半导体工艺技术的意义不仅仅在于投资者甚至技术爱好者所关注的晶体管密度指标。而且，在那些方面，台积电的知名度和建立的工艺领导力还不清楚。（的确，虽然宣布了7nm延迟，但英特尔还宣布了10nmSuperFin。）

正如英伟达创始人黄仁勋所说：“工艺技术比许多技术要复杂得多，我认为人们已经将其简化到几乎荒谬的程度。”

本文的论点是，晶体管的性能和功耗同密度一样重要。纳米级数字已经只是市场营销的手段，而不是参考实际的晶体管尺寸，甚至更不用说晶体管在切换时消耗多少能量，或者其切换速度有多快。

但是，较重要的是，首先要提到的是密度以外的其他指标，但它们不如单位面积的晶体管（密度）那样简单。它们（也）受顶层设计决策的影响很大。（尽管密度也是如此，但可以更容易地对其进行测量。）

晶体管创新

我将通过回顾一些历史示例来说明晶体管的这一方面：

在1990年代后期，晶体管的性能缩放（称为Dennard缩放）已达到极限，从而拉开了GHz战争的序幕。英特尔（Intel）在2001年发明了一种称为应变硅（strainedsilicon）的技术，该技术在90nm出现，而在2004年左右才出现在65nm。此技术的进一步增强使晶体管能够随着时间的推移继续提高驱动电流（性能）。

此外，并非所有晶体管的特征都具有相同的长度。例如，在栅极（控制晶体管）和源极—漏极（电流在其中流动）之间存在一个相对较小的绝缘层。在2000年代初期，该层的宽度接近以原子单层测量的宽度。无法进一步扩展将进一步降低功耗。它的小宽度也导致泄漏的大量增加（由于量子效应）。为了克服这些问题，英特尔于2007年推出了一套材料科学创新技术，即45nm的HKMG（高k金属栅极），然后在2011-2012年左右将其复制到28nm。这些有缓解泄漏增加到不可持续的水平，并允许持续进行特征尺寸缩放（因此，防止摩尔定律终止）。

然而，由于泄漏一直是一个问题，众所周知的历史CMOS晶体管仍被耗尽（尽管有HKMG）。确实，如果您还无法在缩小尺寸的同时降低功耗并增加泄漏，确实能够缩小功能是一回事（特别是在较近十年的移动时代中）。英特尔再次引领开发Tri-Gate/FinFET。可以说，这是一个新的晶体管“架构”，它可以使栅极更充分地围绕源漏沟道。因此，这增加了电流控制，或者换句话说，减少了泄漏。英特尔于2012年初在22nm处推出了该产品，随后于2015年初在16nm处推出了该产品。

另外，值得注意的是，台积电的20nm仍然是平面的。但是，可以说，这是台积电迄今为止较不成功的节点之一。较好的例子是GPU：Nvidia和AMD。尽管20nm的密度提高了1.9倍，但两者都跳过了20nm。事实证明，如果没有足够的功耗预算，更多的晶体管不是很有用。

此外，值得注意的是，台积电可能会因英特尔业界的22nmFinFET推出而措手不及。TSMC从其14nm节点引入FinFET，将其插入其20nm工艺中，并将其称为16nm的“新”工艺（因此将其14nm重命名为10nm，将其重命名为10nm至7nm等）。

在FinFET时代，可以通过增加鳍片的高度或以牺牲晶体管密度为代价使用更多鳍片来进一步提高FinFET的性能。

反向称为鳍减少：每个晶体管使用更少的鳍。随着FinFET性能的提高，这已经成为可能，并且已经发生了几代。这样，奇怪的是，性能的提高实际上是密度提高的原因。

上面提到的三项主要材料科学创新（应变硅，HKMG，FinFET）为英特尔提供了巨大的工艺技术优势，因为英特尔比其他的代工厂三到四年推出了它们。

但是，它们只是与密度有松散的关系：它们是为了继续进行历史扩展而发明的，但它们不仅提供了扩展功能，还提供了性能和功率方面的优势。

互连创新

此外，不仅有晶体管。同样重要的是，还有互连，顾名思义就是连接晶体管。打个比方：它的功能是晶体管的作用更像是多米诺骨牌链，而不是单个（无用的）碎片。

如今，称为线后端（back-endofline，BEOL）的互连堆栈由10多个金属层组成。这里可以指出其他几种趋势：

互连也是功率和性能的瓶颈：单个晶体管实际上可以在高达数十或数百GHz的频率下切换。它也越来越成为扩展的瓶颈。

在14nm处，英特尔在一些选定层之间引入了“气隙”（airgaps）。某些读者可能知道，空气是较好的绝缘体之一，因此确实提高了功率和性能。英特尔仍然是唯一一家存在空隙的晶圆厂。因此，在这方面，英特尔目前有六年的优势，而且还在继续增长。

较接近晶体管的较低层也称为中间线（middle-of-line：MOL）。在这里，英特尔在10nm的时候带来了Ruthenium和Co，但还在互连堆栈的较底层使用了钴，从而带来了显着的改进。

台积电还推出了7nm的Cobalt，但它不在互连中，只有MOL。

为了继续进行晶体管缩放，在EUV之前，业界使用了多次曝光：多次曝光晶圆，而不是一次曝光。迄今为止，英特尔仍然是唯一在互连层中使用四重图案的晶圆厂，尽管英特尔表示这是导致良率问题的原因之一。

英特尔的10nmSuperFin行业首创的SuperMIM与其他行业相比，在相同面积上的电容增加了5倍。显然，这是一项重大的过程创新。

英特尔的首席工程师Murthy曾表示，互连在5nm上也很重要。

一般来说，以上提到的所有创新（也许除了FinFET之外）都可以称为材料科学创新。从发布之日起，我注意到（甚至延续到10nmSuperFin），显然英特尔的历史材料科学创新地位。

（注：尚不清楚7nm延迟对英特尔2023年5nm生产目标的影响程度。）

未来

随着晶体管及其之间的特征尺寸不断变小，在过去的二十年中仍将需要半导体创新。

通过将栅极完全包裹在沟道周围，可以进一步改善FinFET。在不久的将来，该行业确实将超越FinFET（三栅极），简称为全方位栅极（“四栅极”）或GAA。

尽管理论上的收益不如FinFET平面那么大，但这将提供与使用FinFET相似的收益。

英特尔将在其5nm（据Murthy称2023年末），三星将在2022年达到3纳米，台积电在2024/2025年达到2纳米。

通过将沟道材料从硅更改为Ge或III-V组合，可以进一步提高FinFET和纳米线的功率和性能。

纳米线可以水平或垂直取向。

目前尚不清楚当纳米线用尽之时，行业将如何做，但是（研究中）的选择范围很大。

除了转向GAA，未来的另一项改进可能是将通道材料（电流流过）更改为后硅（post-silicon）材料。

除了GAA之外，在各个研究阶段中，实际上还有数十种未来的CMOS后选项。自旋电子学，碳纳米管，量子隧道。..在英特尔的研究中，英特尔似乎更喜欢自旋电子学，台积电（TSMC）碳纳米管，尽管目前尚无真正发展的东西。

英特尔在2018-2019年宣布了其正在研究的高度未来化的后CMOS量子器件，称为MESO。

英特尔可能会在台积电2N之前采用5nm的全能（GAA）纳米线，这有力地表明，即使在密度方面有所落后，英特尔仍然可以继续在摩尔定律的材料科学和晶体管创新方面保持地位。

它也显示了我所说的“纳米级游戏”，因为英特尔的5nm可能与台积电的2N一样先进，尽管名称上似乎存在很大差异。（作为比较，硅原子约为0.2nm。）

亚阈值斜率（Sub-thresholdSlope）

作为稍微技术性的部分（如果还没有，但是可以跳过），为了说明除晶体管密度以外的一种度量标准（晶体管规格），有一个关键的晶体管度量标准称为亚阈值斜率。

晶体管本身不像计算机程序员那样二进制。通常，驱动电流随着电压施加到栅极而增加。此外，正如术语“泄漏”所暗示的，即使处于“截止”状态的晶体管仍然可以流过一些电流。

在大多数芯片中，“导通”或“关断”要求驱动电流相差几个数量级。假设随着电压的增加驱动电流仅会有限地增加，这意味着将晶体管视为“导通”状态需要有一些较小电压，称为阈值电压。

因此，电流增加（电压增加时）的（指数）速率决定了该阈值电压。因此，可以改善该指标的技术可以允许大幅降低工作电压。而且，由于功率/能量在电压函数中呈二次方比例变化，因此这可能导致芯片的功耗和能效得到严重改善（尽管可能以峰值性能为代价）。

这称为亚阈值（驱动电流）斜率。它以mV/dec为单位：将驱动电流增加10倍需要多少毫伏。越低越好。

对于硅/CMOS，理论极限为60mV/dec。平面晶体管可实现低至三位数的低值（〜100-120）。

实际上，FinFET能够将其降低到非常接近极限的水平，约为65mV/dec。这进一步显示了英特尔凭借其三年FinFET优势。（如果仅英特尔的领导层/管理层预见到了智能手机的重要性，或者这对于GPU的有用性，等等。）

无论如何，这一限制表明，超越CMOS的技术至少可以在功耗/能耗方面进一步提高：其他技术的亚阈值斜率可能比CMOS的60mV/dec更陡。可能低至〜20mV/dec甚至更低。

现实意义

我现在将总结这些创新带来的一些实际产品收益：

英特尔在45纳米（HKMG节点）上的CoreCPU帮助其扩大了与AMD的差距，并夺回了市场份额，并在接下来的10多年中夺回了CPU领导地位。

英特尔的平面晶体管CPU在32nmSandyBridge的情况下达到了约4.6GHz。鉴于FinFET大多会降低功耗，而很少关注性能（较初），因此其22纳米后继产品IvyBridge的时钟速度有所下降。

但是，改进的FinFET（更薄，更矩形），气隙以及其他可能的技术使14nmSkylake较终在性能上击败了平面晶体管，如今14nm++在商业产品中可达到5.3GHz（单核）。

IceLake（10nm）的15W配置达到3.9GHz，28W达到4.1GHz。TigerLake（10纳米SuperFin）将其提高到4.8GHz。这表明在引入过程之后，过程改进可以继续进行，并且可以带来显着的改进（即使在这种情况下，只是为了与上一代保持一致）。

AMD的Zen几乎不会超过4.0GHz。基于7nm的Zen2对此进行了改进，但其频率仍然很容易落后于14nm++。

如上所述，Nvidia和AMD都跳过了20nm，因为它缺少FinFET（以及以HP为重点的设计库）。同样，20nm并不能改善每个晶体管的成本。就像使用电源一样，如果每个晶体管的成本没有下降，您就无法真正实现更多的晶体管。利用摩尔定律。

高通公司当时的Snapdragon600（如果我没记错的话）是对SnapdragonS4的有意义的改进，尽管其架构相同，但它已使用HKMG从28nm升级到了台积电的28nm版本（台积电如此努力地从英特尔复制了四年）在Intel之后）。

英特尔的22FFL工艺于2017年宣布为低成本FinFET工艺，具有超低泄漏晶体管，其泄漏量降低了100倍。台积电对此根本没有任何等效/竞争，因为它自己的竞争工艺使用平面晶体管。台积电（TSMC）较近宣布推出了这种12nm的变体，或者没有同类产品。这意味着被认为是全球的代工厂的台积电在引入主流FinFET节点方面落后于英特尔3-4年。

再说一次，AppledeCPU内核的频率尚未达到3GHz。因此，即使苹果拥有更好的架构，英特尔CPU也将朝着5GHz的方向加速。考虑到苹果即将向基于ARM的Mac过渡，这一点尤其重要。

较后，人们一直在将手机芯片的功耗与笔记本电脑芯片的功耗进行比较，甚至继续陷入ARM与x86（RISC与CISC）的谬论。上述优势）。但是，还有一个更现代的例子，例如英特尔的Lakefield，继续证明其x86芯片（Core和Atom）在低功耗设计中使用都没有困难。

考虑到7nm的延迟，英特尔甚至可能进一步开发其10nm技术的改进，因为它现在必须使用比计划更长的时间（除非用于台积电）。英特尔认为，这将使其在10nm范围内进一步提高摩尔定律（密度除外），SuperFin已证明10nm。为此，可能在即将推出的10nm++（+）中引入了一些计划用于7nm（+）（+）的材料科学创新。

根据定义，这种节点内改进主要取决于材料科学的创新（针对功率/性能），而不是密度方面的改进。

晶体管技术远不止于特征尺寸和密度数字。自2000年代初以来，英特尔在的材料科学创新领域取得了历史性且重要的3年地位，其中应变硅，HKMG和FinFET的重要三重奏证明了这一点。进一步的创新包括互连中的气隙和钴（台积电没有）。在不直接影响晶体管密度的同时，这也是制程技术，因此在比较和讨论制程领导力时应予以考虑。

显然，但可以承认的是，如果英特尔在此类创新方面取得了3年的优势（但确实如此），但10纳米工艺被推迟了3年，那么这种优势也将受到质疑。确实：三星将在英特尔之前迈向GAA。

但是，这样的研究和创新渠道并不会因为一个节点存在良率问题而消失。

英特尔对+和++节点内变体的介绍以及有意义的增强功能说明了这一点。例如，据说14nm+/14nm++具有10nm的功能。这可能是一种方式，例如，将来10nm+（+）或7nm（+）（+）可能会减少3年延迟的影响，如果它们同样实现7nm/5nm的功能，也许，并继续展示本文所述的过程技术的功率性能方面。

确实，鉴于已宣布的10nmSuperFin特性，这可能会在这些方面与台积电的5nm竞争，从而缩小功率和性能差距。

或者相反，英特尔可能会通过在+和++节点中分散创新来提高其执行力，从而降低在一个节点中组合太多功能的风险。

因此，总结起来，功耗和性能（以及每个晶体管的成本）对于产品和推进摩尔定律同样重要。如果没有功耗或成本预算，则不能使用更多的晶体管。对于性能，特别是与CPU（台积电大部分收入来自于CPU）相关的台积电，绝不具有它可以合理声称拥有的性能优势（相对于其约1年的晶体管密度优势），因为它是时钟频率英特尔的14nm++（+++++）CPU证明，尽管以功耗方面的劣势为代价，但10nm（增强型）SuperFin也会改善这一点。

如上所述，密度以外的所有这些方面也受到材料和晶体管科学创新的严重影响。

除了密度之外，一个过程还有更多的内容。并非所有产品都首先需要较高密度。总体上，虽然新节点确实具有一揽子好处，但不仅包括密度，而且还具有更低的成本，更低的功率以及更高的性能，但一些关键的创新（例如HKMG和FinFET）已经在某些方面实现高于平均的改进，例如泄漏，即使这不像密度那样容易量化或预测。

从历史上讲，甚至在10nm时，英特尔在许多重要创新中都处于地位。这些方面的领导可以缓解密度不足的问题。实际上，正如我在未发表的10nmSuperFin文章中所说的那样，该节点可能被视为当前生产中较前沿的（“过程领导”）节点。

对双方的影响

较臭名昭著的是台积电的寿命短的20N节点，因为它缺乏FinFET架构。同样，3N缺乏其后继者，即GAA（而竞争者正在全力以赴），因此这可能会或可能不会保证对此节点有一些初步的谨慎。

对于英特尔投资者来说，14纳米+和14纳米++的节点内部应该至少提供一些保证，即英特尔在材料科学方面非常成功的产品线和领导地位不会随10纳米的延迟而消失。对于10nm，10nmSF和10nmESF将帮助英特尔有所恢复。即将到来的TigerLake的10nmSF应该使英特尔比IceLake的10nm更具备竞争力，因为它允许更高的频率。英特尔已经表示，由于频率相关的原因，它正在等待10nmESF在台式机上引入10nm。

将来，尽管英特尔不会像三星那样成为第一个向GAA过渡的公司，但它仍将于台积电（在较后确定的路线图时间表上），而且英特尔历史材料科学的专业知识可能使他们能够更好地实施了这项技术。例如，使用GAA，可以将多条导线彼此堆叠，从而在不缩小晶体管尺寸的情况下大大提高了密度。也许，这可以使英特尔在将来重新获得密度优势。或许，英特尔还有其他一些技术正在酝酿之中，这些技术将在三星和台积电之前数年推出，但这只是猜测（尽管英特尔对其发明的MESO设备产生了一些质疑）。

因此，诚然，虽然10nmSuperFin的SuperMIM表明它可能仍将是英特尔在工艺技术方面的强项之一，但不能肯定的是，英特尔是否会像HKMG和FinFET一样继续在这一领域保持地位。

总结

总而言之，当一家公司宣布一项新工艺时，台积电和英特尔的投资者应该注意，除了标准密度或PPA（功耗性能区域）的改进（例如Intel22nm的FinFET）以外，是否还有其他特别要求。这些变化可能与密度无关，但也具有重要的好处。或如台积电（TSMC）的20nm所示：如果不引入任何创新来改善这些泄漏，则诸如泄漏之类的某些方面可能会带来真正的阻力（这可能会或可能不会提供有关台积电3N节点性能的任何线索）。

在这方面，英特尔的下一个重要里程碑将是7nm，因为英特尔宣称设计规则大幅减少了4倍，这主要归功于EUV的推出。这就意味着至少在产量允许的情况下，产品的设计+量产应该要快得多，但是EUV也应该有助于提高产量（显然不会）。

接下来（尽管自从14nm以来，“下一个”一直是重复出现的主题），并且对于英特尔而言，现在更重要的是，考虑到7nm问题，英特尔/TSMC在5nm/N3方面在全能门方面的分歧将是下一个基准来看看谁的材料科学和工艺创新真的可以扼杀。

台积电在FinFET上使用3N可能会或可能不会提供有关谁将的线索。另一方面，如果7纳米延迟也影响5纳米（英特尔尚未提供任何澄清），则英特尔和台积电可能会同时进入纳米线时代。无论如何，投资者之间关于英特尔工艺技术的共同的，过分的悲观印象似乎与现实完全脱节，甚至可能需要进行认真的校准，甚至Nvidia的首席执行官也建议这样做。