如何将自由运行的RTL内核、Vitis库和基于hls的数据迁移器组合在一起

赛灵思致力于为所有开发人员开启一种新的设计体验！

Vitis统一软件平台可以在包括FPGA、SoC和Versal ACAP在内的异构Xilinx平台上开发嵌入式软件和加速应用程序。它为加速边缘计算、云计算和混合计算应用程序提供了统一的编程模型。

利用与高级框架的集成，使用加速库用C、C++或Python开发，或使用基于RTL- accelerators &低级别运行时APIs进行更细粒度的实现控制。总之，可以选择您需要的多种抽象级别。

围绕赛灵思自适应计算挑战赛我们已经推出了一系列Vitis深入教程，不仅面向参赛用户，更适合广大开发者细致学习。该教程重点介绍了在所有Xilinx平台上部署加速应用程序的设计方法和编程模型，并不断更新。

本次视频，由Xilinx技术专家原钢为大家带来一个非常棒的全系统RTL内核集成教程，展示了如何将自由运行的RTL内核、Vitis库和基于hls的数据迁移器组合在一起。

本教程演示如何使用Vitis core开发工具包将RTL内核编程到FPGA中，并使用公共开发流程构建硬件仿真。

Adaptive Computing Challenge 2020

赛灵思近期推出专属挑战赛技术论坛，在开发与启动竞赛的开发阶段，讨论与Xilinx产品和解决方案相关的技术问题。

https://forums.xilinx.com/t5/Adaptive-Computing-Challenge/bd-p/ACC_2020

其他技术支持 可访问：

Vitis Forum - 

https://forums.xilinx.com/t5/Vitis-Acceleration-SDAccel-SDSoC/bd-p/tools_v

Vitis AI Forum - 

https://forums.xilinx.com/t5/AI-and-Vitis-AI/bd-p/AI

Alveo Forum - 

https://forums.xilinx.com/t5/Alveo-Accelerator-Cards/bd-p/alveo

HLS Forum - 

https://forums.xilinx.com/t5/High-Level-Synthesis-HLS/bd-p/hls

有关挑战赛的问题都可在私信Xilinx技术社区或者邮件至[e-mail]

原文标题：滴！Vitis RTL内核集成教程更新

文章出处：【微信公众号：FPGA开发圈】欢迎添加关注！文章转载请注明出处。