CMOS的闩锁效应：Latch up的原理分析

本篇主要针对CMOS电平，详细介绍一下CMOS的闩锁效应。

1、Latch up

闩锁效应是指CMOS电路中固有的寄生可控硅结构（双极晶体管）被触发导通，在电源和地之间存在一个低阻抗大电流通路，导致电路无法正常工作，甚至烧毁电路。

Latch up是指CMOS晶片中，在电源VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路，它的存在会使VDD和GND之间产生大电流；

随着IC制造工艺的发展，封装密度和集成度越来越高，产生Latch up的可能性会越来越大；

Latch up产生的过度电流量可能会使芯片产生永久性的破坏，Latch up的防范是IC Layout的最重要措施之一；

Latch up最易产生在易受外部干扰的I/O电路处，也偶尔发生在内部电路。

2、Latch up的原理分析

Q1为垂直式PNP BJT，基极(base)是nwell，基极到集电极的增益可达数百倍；Q2是侧面式的NPN BJT，基极为P substrate，到集电极的增益可达数十倍；Rwell是nwell的寄生电阻；Rsub是substrate电阻。

以上四元件构成可控硅（SCR）电路，当无外界干扰引起触发时，两个BJT（可控硅结构）处于截止状态，集电极电流由C-B的反向漏电流构成，电流增益非常小，此时Latch up不会产生。当其中一个BJT的集电极电流受外部干扰突然增加到一定值时，会反馈至另一个BJT，从而使两个BJT因触发而同时导通，VDD至GND间形成低阻抗通路，Latch up由此而产生。

3、Latch up的产生原因

实际电路中Latch up产生的原因主要有一下几种：

芯片一开始工作时VDD变化导致nwell和P substrate间寄生电容中产生足够的电流，当VDD变化率大到一定程度，将会引起Latch up（VDD上电太快导致闩锁）；

当I/O的信号变化超出VDD-GND（VSS）的范围时，有大电流在芯片中产生，也会导致SCR的触发（信号过压导致闩锁）；

ESD静电加压，可能会从保护电路中引入少量带电载流子到nwell或substrate中，也会引起SCR的触发（ESD导致闩锁，VDD过压）；

当很多的驱动器同时动作，负载过大使VDD和GND突然变化，也有可能打开SCR的一个BJT；

nwell侧面漏电流过大。

4、Latch up的防护措施

针对上述产生原因，Latch up的防护方法主要有以下几个方面入手：

在基体（substrate)上改变金属的掺杂，降低BJT的增益；

避免source和drain的正向偏压；

增加一个轻掺杂的layer在重掺杂的基体上，阻止侧面电流从垂直BJT到低阻基体上的通路；

使用Guard ring：P+ ring环绕NMOS并接GND；N+ ring环绕PMOS并接VDD，一方面可以降低Rwell和Rsub的阻值，另一方面可阻止载流子到达BJT的基极。如果可能，可再增加两圈ring；

Substrate contact和well contact应尽量靠近source，以降低Rwell和Rsub的阻值；使NMOS尽量靠近GND，PMOS尽量靠近VDD，保持足够的距离在PMOS和NMOS之间以降低引发SCR的可能；

除在I/O处需采取防Latch up的措施外，凡接I/O的内部MOS也应接guard ring；

I/O处尽量不使用PMOS(nwell)。

CMOS电路由于输入太大的电流，内部的电流急剧增大，除非切断电源，电流一直在增大这种效应就是锁定效应。当产生锁定效应时，CMOS的内部电流能达到40mA以上，很容易烧毁芯片。

针对CMOS的闩锁效应，板级设计可以从以下几个方面采取相应的防御措施：

在输入端和输出端加钳位电路，使输入和输出不超过规定电压，二极管通常选用导通压降较低的锗二极管或肖特基势垒二极管；

芯片的电源输入端加去耦电路，防止VDD端出现瞬间的高压；

在VDD和外电源之间加限流电阻，即使有大的电流也不让它进去，但这种方法降低了电源的利用率，在电流消耗较小的情况下使用；

上电时序：当系统由几个电源分别供电时，开关要按下列顺序：开启时，先开启COMS电路的电源，再开启输入信号和负载的电源；关闭时，先关闭输入信号和负载的电源，再关闭COMS电路的电源。

5、guard ring

guard ring是为了防止闩锁效应，隔离噪声，提供衬底连接的作用。保护环分为两种：多数载流子保护环和少数载流子保护环。guard ring分为两种：double guard ring和dual guard ring，把两个P型环接GND的称作double guard ring，把通常的P型和N型的称作dual guard ring。

编辑：hfy