CadenceLIVE China用户大会燧原科技 燧原将立足于数据中心发展

CadenceLIVE China用户大会今年采用了线上会议的形式，由行业和技术专家直播分享精彩技术内容。  

燧原科技获邀在上午的主题峰会上做了特邀主题演讲，首先由燧原科技创始人兼CEO赵立东先生致辞，他认为今年整个行业遇到了史无前例的挑战，却也充满了史无前例的机遇。燧原将立足于数据中心，从互联网、垂直市场和新基建三个方向上拓展业务，驱动公司的发展。

随后燧原科技创始人兼COO张亚林先生发表了《大芯片量产，硬科技落地》的主题演讲，他提到人工智能训练芯片是王冠上的明珠，但是芯片流片却只完成了整个芯片大规模量产进度的20%，还需要历经芯片点亮、功能测试完成及大规模量产等众多环节。在不同的环节有不同的要求，产品从芯片到板卡，再到服务器，最后依靠软件完成分布式集群，每一个环节都是巨大的挑战。他分享了燧原在大芯片量产上的心得体会，指出只有在各种维度上都达到五年质保的可靠性，才算完成了100%的大芯片量产和落地的过程。

此外，在下午举行的各个技术分论坛上，燧原科技分别在“SystemValidation”、“PCB、封装和系统分析”和“数字设计与Signoff”的会议上发表了演讲。其中的两篇论文获得了本次“CadenceLIVE杰出论文奖”。

DFT/DFDVerification Acceleration on Palladium Platform

可测性设计(DFT)和可调试性设计(DFD)是大芯片量产的关键技术环节，而在传统的仿真环境中进行DFT/DFD验证是一项非常耗时的任务。基于Cadence Palladium Z1验证加速平台和虚拟JTAG方案，燧原科技开发了一套定制的DFT/DFD硬件加速流程，极大地加速了基于RTL和网表的仿真验证，从而在流片之前实现完备的功能验证，测试向量开发和验证，以及测试工具开发等工作。

AIInterposer Power Modeling and HBM Power Noise Prediction Studies

随着人工智能和机器学习的迅速发展，并行计算应用需要具有更高存储带宽的HBM技术。对于AI芯片设计人员而言，他们在高功耗，高密度，有限空间，高信号质量和电源噪声性能等方面面临着更多挑战。文章首先讨论了一种大型的AI中介层芯片设计及其建模技术，将提取的局部模型用于系统级HBM的电源噪声仿真，基于此介绍和对比了几种新方法来预测HBM实际工作中的全局系统的电源噪声。最后，给出了预测仿真数据与实验室观测结果的数据对比。

VoltusIR Co-simulation of AI 2.5D Chip with Multi-die and Package

纳米级技术节点下的电源完整性分析越来越重要。该设计是12nm工艺下通过interposer的2.5D封装集成了HBM的AI芯片。整个设计规模达到了450M的逻辑单元和近10B的电源节点。这样的规模对IR分析仿真是巨大的也是相当复杂的。除此之外，我们还加入了interposer的设计和package的模型，包括了net-base和pin-base的两种模型来做整个系统的联合仿真。Cadence 公司的voltus工具提供了全流程和强大的仿真容量。利用工具最新版本中的XP和multi-die的功能，我们实现了vector-less和vector-base多种场景以及混合场景的静态与动态IR的分析。先进的3DIC仿真功能也使得联合interposer和package设计模型在内多个die的分析成功进行。XP进行的分布式计算使整个仿真可以在1天之内完成。得益于该工具的帮助，我们验证了整个芯片的IR状态并且满足了signoff的标准。

责任编辑：xj

原文标题：燧原科技参加CadenceLIVE 2020 China线上用户大会

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