基于RISC-V开发板的DDR演示的设计方案

DDR存储器不仅迅速成为领先的技术，而且正成为存储器设计中使用的唯一技术。因此，DDR系统在技术行业中有很高的需求。与原理图和PCB设计软​​件集成在一起的高速仿真工具可以为设计人员提供广泛的强大功能，以帮助完成整个DDR设计过程。从建立布局前约束到自动布线技术以及布局后验证，这些工具消除了设计过程中的猜测，同时使工程团队可以放心地知道他们的系统将按预期运行。

用于此DDR演示的设计是SiFive的HiFive Unleashed，基于RISC-V的开发板。除了其他一些接口和功能（图1）之外，该板还具有8 GB的带ECC的DDR4 DDR4。

图1：HiFive Unleashed开发板上可用的功能

在原理图中，两个差分选通网络以及一条数据总线上的四个数据网络可以直接输出到HyperLynx LineSim进行预布局仿真（图2）。借助HyperLynx DDR的扩展功能，使用组件IBIS模型模拟现实世界的场景，可使工程师在布局电路板之前确定并优化传输线的性能。供应商通常为DDR控制器提供IBIS模型，为I / O行为建模提供DRAM组件。

图2：可以从原理图工具中将四个数据网和差分选通网导出到Linesim

在LineSim中，数据和选通网络的引脚和映射已从其原理图符号中自动保留下来。然后，工程师除了可以从组件IBIS模型中获得驱动强度和ODT值以外，还可以分配控制器的特定于引脚的缓冲区数据。在这种情况下，具有48欧姆终端值的中等驱动强度将可以达到预期的目的。一旦将引脚分配并指定为输入或输出，它们的LineSim符号将准确反映缓冲器的方向和引脚名称（图3）。

图3：网络及其关联的缓冲区显示在LineSim中

除材料的介电常数外，层厚度还会对电气组件的功能产生重大影响，尤其是在高频下。工程师能够在HyperLynx内部创建层堆叠并计算信号，平面和介电数据（图4）。预先布局的DDR LineSim中的堆栈功能使您可以了解此信息将如何影响阻抗值和信号行为。

图4：堆栈编辑器可以帮助确定初始堆栈数据

可以创建耦合区域，以帮助计划和可视化潜在的信号放置和分组，以及确定走线阻抗和耦合距离。当对走线的长度，宽度和间距进行仿真扫描时，这些区域很有用，以便为布局约束找到可接受的参数。在此示例中，工程师创建了两个耦合区域：一个用于数据网络，另一个用于选通网络。一旦将差分迹线添加到它们的耦合区域，就可以调整宽度和间距参数以微调值，同时确保满足阻抗公差（图5）。在此示例中，电路板将被密集地包装，因此工程师将尝试最小化走线宽度和间距，同时仍保持在100欧姆差分阻抗规格附近。

图5：在LineSim中可视化了选定耦合区域的走线宽度和间距值

一旦分配了组件模型和耦合区域，就可以对网络进行仿真了。DDRx向导将引导用户逐步进行设置过程（图6）。首先，必须在“初始化”页面上指定DDR接口的类型以及数据速率。接下来，必须在“控制器”和“ DRAM”页面上使用适当的参考标记来分配控制器和DRAM设备。在选择DRAM时，用户还将指出插槽和等级的数量。插槽代表设计中存在的DIMM模块的物理数量。由于此设计没有可移动的DIMM模块，因此插槽数为零。板上的板载DRAM模块只有一个芯片，与一个等级相关。

图6：DDRx向导将引导用户逐步进行设置过程

由于工程师最初对确定物理网络参数将如何影响数据网络上的时序感兴趣，因此将在“要模拟的网络”页面上仅选择“数据时序”部分。如果需要，还可以提供用于模拟偏斜时序以及地址和命令时序的选项。几乎所有DRAM供应商都遵循通用的命名约定，以遵守JEDEC标准。DDRx向导使用此标准约定自动确定“ DRAM Signals”页面上的DDR内存总线信号。仅需模拟一个数据网络即可找到初始时序信息，因此可以在“禁用网络”页面上禁用除一个网络以外的所有网络。芯片上端接是内置在DRAM硅中用于阻抗匹配的动态端接电阻。不同的ODT设置可能会对信号质量产生很大影响。在“ ODT模型”页面上，可以选择从IBIS模型得出的控制器和DRAM设备的动态ODT值。“激励和串扰”页面允许用户控制在检查SI损伤时运行多少个伪随机序列。为了加快仿真运行时间，可以使用较小的位模式。为了获得更准确的结果，可以使用更长的位模式。

布局前仿真DDRx向导使用户可以设置扫描，以确定一定范围的值将如何影响信号行为。在这种情况下，工程师希望查看不同的选通网络长度对数据信号质量的影响。在“扫描管理器”页面上选择差分耦合区域，可以指定长度范围从半英寸到两个半英寸（增量为四分之一英寸）（图7）。这些值是根据大约1.2英寸的初步数据网长度选择的。

图7：可以设置扫描以模拟不同的频闪网络长度

模型角点可以提供有价值的洞察力，以了解IC在典型或极限参数值下的性能。通过仅在“模拟选项”页面上选择快速和慢速模型角，工程师可以洞悉信号在两种极端情况下的性能。如果它们在这些条件下通过，则可以预期它们在典型情况下会通过。在其余的设置阶段中，无需进行其他任何调整。启动模拟后，模拟器将逐步执行先前定义的9个扫描中的每个扫描。完成后，输出HTML报告将显示每次扫描的结果。红色的单元格和通过次数代表失败，绿色的单元格代表失败。很显然，在执行写命令期间，当差分闪光灯的长度小于四分之三英寸或大于四分之一或四分之一英寸时，就会发生故障（图8）。这表明在数据网络和选通网络之间大约有正负半英寸的可接受长度差异。读取命令模仿了相同的响应。

图8：输出的HTML报告显示每次扫描是通过还是失败

可以查看每个扫描的眼图密度链接，以进行更好的比较。图中的眼罩可解决DQS边缘变化并自动放置。第一张图（图9）显示了大于2英寸的差分闪光灯网长。第二张图（图10）显示了在可接受的长度参数范围内的选通脉冲长度。这两个图显示了通过和失败之间的明显区别。

图9：眼图显示了差分频闪灯网长大于2英寸时的信号并发症

图10：眼图显示了可接受的差分选通网络长度，信号质量显着提高

回到LineSim，工程师在原理图中添加了两个地址网（图11）。此布局使用翻盖技术以节省空间。通过放置用于从引脚到内部走线层的层更改的过孔来解决此布线拓扑问题。还为驻留在同一内层上的地址网的每个段（包括耦合到数据网的段）创建了耦合区域。

图11：LineSim示意图中所示的地址网和相关的耦合区域

工程师将运行交互式仿真来查看从地址网络施加到受害者数据网上的串扰，而不是运行另一个批处理仿真。要了解走线间距如何影响串扰结果，地址和数据网之间的宽度可以从4到12 mils范围内扫描。通过将数据位9识别为受害者，可以确定在该特定迹线上由附近的攻击者网络诱发的噪声量。然后可以将这些发现合并到布局实践中。一旦仿真完成，结果表明，当走线间距为4 mils时，串扰会达到最高水平（图12）。但是，即使看到的最大串扰量也约为120 mV，这对于性能而言可能是可以接受的。如果电平开始达到150 mV以上，

图12：串扰仿真结果表明，在4 mils的走线间距下发生了最高水平的串扰

利用从运行这些布局前仿真中发现的信息，工程师可以使用原理图工具内部的约束管理器创建初始约束。约束管理器允许用户创建网类，清除规则和约束类，以确保满足物理布局和布线要求。可以创建网类以定义指定网上的宽度和间距要求。工程师创建了一个名为“ DDR_BANK1”的网络类，其中包含单个DRAM模块的数据和数据掩码网络。考虑到来自堆叠的电介质和阻抗信息，数据和数据屏蔽网的宽度应约为3.5密耳，以使单端阻抗值保持在50欧姆左右。输入值后，约束管理器将根据走线宽度显示近似阻抗值（图13）。顶层和底层的阻抗将不再那么重要，因为位于这些层上的走线的唯一部分将是来自器件引脚的扇出。在“约束管理器”中定义了参数之后，布局工具将要求在放置和布线时遵守这些约束。可以从原理图和布局工具中访问“约束管理器”，以便工程师和布局专家之间进行简单的协作，以及动态地进行动态编辑。在“约束管理器”中定义了参数之后，布局工具将要求在放置和布线时遵守这些约束。可以从原理图和布局工具中访问“约束管理器”，以便工程师和布局专家之间进行简单的协作，以及动态地进行动态编辑。在“约束管理器”中定义了参数之后，布局工具将要求在放置和布线时遵守这些约束。可以从原理图和布局工具中访问“约束管理器”，以便工程师和布局专家之间进行简单的协作，以及动态地进行动态编辑。

图13：输入迹线宽度值后，约束管理器将计算阻抗值

可以创建间隙规则来定义网，组件和电路板对象之间的物理间隙约束。约束类允许用户使用相同或单独的网络类分配将网络分组在一起，同时还允许向每个网络添加物理需求。除了针对DRAM的单个约束类别外，工程师还为数据和选通网络创建了单独的清除规则。约束类将包含数据库的所有数据，数据掩码和选通网。一旦创建了约束类别，并向其中添加了适当的网络，就可以为这些网络定义许多物理参数，包括阻抗容差和长度匹配要求。LineSim仿真表明，选通网络必须在数据网络的半英寸内匹配，可以在约束类中定义。此外，工程师还希望确保数据和数据屏蔽网的长度在200密耳范围内匹配（图14）。

图14：数据和数据掩码网的长度应在约束管理器中定义的200密耳范围内匹配

串扰仿真结果确定，即使数据网络之间的间隔为4 mil，串扰水平也应在合理范围内。为了安全起见，工程师已将间隙规则要求设置为5 mil的间距阈值（图15）。如果执行额外的仿真计算，则还可在走线，焊盘和过孔之间应用更精确的间隙值。类别间许可矩阵允许用户指定在净类别之间适用的许可规则。

图15：约束管理器中定义了5 mil的清除阈值

分配了初始的网络约束后，设计人员已准备好为适当的DRAM路由走线。对于这种布局，SoC已放置在电路板的中间，而DRAM模块位于其下方。每个组件的引脚的扇出已放置在顶层和底层。此DRAM的其余网段将在第5层上布线。在Net Explorer面板中，选择DDR1约束类别将突出显示网的引脚连接（图16）。

图16：在Net Explorer中选择先前定义的DDR1约束类别将突出显示引脚连接

现在，设计人员可以简单地选择约束类，通过在键盘上按F8来打开草图布线，用鼠标绘制其预期的布线路径，该工具将自动对轨迹进行布线。右键单击一个路由的数据网络并选择目标长度，可以轻松查看匹配组中每个迹线的实际长度值（图17）。这有助于可视化迹线是否落在工程师先前设置的200密耳长度匹配约束范围内。显然，走线长度不符合指定的要求，因此设计人员可以使用自动调整功能来快速蛇形匹配该组中的所有走线信号。

图17：目标长度功能使用户可以清楚地看到其走线长度是否已正确调整

正确路由接口后，用户可以将布局直接导出到HyperLynx DDR以进行布局后分析。运行布局后分析的目的是验证电路的正确功能和完整性。布局后仿真将考虑网和堆叠的实际长度和阻抗值，以及相邻走线和组件的影响。加载HyperLynx BoardSim后（图18），设计人员将首先启用信号之间的耦合效果，信号与区域填充之间的耦合效果以及损耗的影响，以更准确地预测信号行为。借助布局后DDR分析，用户可以运行交互式和批处理仿真，以全面了解系统功能。在交互式仿真过程中生成的示波器视图将为单独选择的网络提供真实的波形和值。对于此演示，将仅显示批处理仿真。

图18：HyperLynx BoardSim布局后工具视图

在布局后DDRx向导中，工程师最初将指定此接口为DDR4，每秒传输速率为2400兆兆。接下来，必须分配控制器组件。这次，当分配内存组件时，工程师将选择所有9个DRAM。由于整个DRAM接口均已布线，因此可以通过模拟数据的时序，时钟到选通脉冲的偏斜以及地址和命令来收集重要的功能信息（图19）。在这种情况下，感兴趣的网络是地址网络以及刚刚路由的数据和选通信号之一。此处也将使用与布局前模拟相同的ODT设置，但是使用不同的ODT值运行多个模拟非常重要。

图19：从布局后仿真中提取的时序信息可以为电路性能提供有价值的见解

存储器控制器本身必须实时补偿时钟和选通信号之间的偏差。它通过在必要时添加适当的延迟（称为写平衡）来实现此目的。该向导的DDRx可以选择“三通一平及校准”页面上的复选框，当模拟过程中占到写平衡。默认的DRAM时序模型符合JEDEC，但控制器模型应特定于设计的控制器设备。时序模型向导可以从“时序模型”页面启动，该页面用于基于供应商时序参数设置和创建自定义时序模型。同时模拟快速和慢速模型拐角可提供最极端情况下的性能信息。HyperLynx DDR提供的自定义级别允许用户创建高度针对设计的参数和限制，

仿真完成后，HTML报告表明对于慢速模型拐角情况，所有网络都通过了数据写入命令，但是快速模型拐角情况没有达到最大摆率裕度（图20）。可能需要对这些错误进行进一步调查，并进行其他模拟。HTML报告中的每个结果均包含一个超链接，该超链接将打开该实例的EZwave示波器视图。

图20：HTML仿真报告显示，快速模型拐角情况没有达到最大摆率裕度

“差分网络”选项卡显示了在多条迹线上发生的许多错误，可能需要进一步关注和研究（图21）。由于在控制器上启用了写入均衡选项，因此可以满足所有偏斜裕量。眼密度链接页面允许进一步调查和可视化每个模拟结果。

图21：“差分网络”选项卡显示了许多错误

对于本演示的最后部分，将使用常规批处理向导仅模拟数据和数据掩码网络上的串扰效应。仅模拟快速模型角点将说明大部分串扰都会发生的情况。然后，工程师将自定义耦合阈值，以具有紧密的参数，与攻击者的最大距离为20密耳，最小耦合迹线长度为200密耳（图22）。最后，每个网络上允许的最大串扰水平将指定为50 mV。

图22：可以根据特定设计要求定制耦合阈值

一旦模拟完成并显示HTML报告，工程师就可以安全地确定数据网不会成为无法接受的串扰的牺牲品。任何网络上的最大串扰都在40 mV以下（图23），仍远低于所确定的50 mV阈值。

图23：没有一个网络超过50 mV的串扰阈值

HyperLynx DDR中提供的强大功能使工程师能够在设计过程的所有阶段可视化现实世界中的性能障碍。借助这项技术，可以捕捉和反转信号，并在发生严重信号完整性之前就完全避免了它们的发生。借助集成的仿真和设计工具，用户可以消除DDR设计过程中的麻烦，同时消除了复杂的信号完整性问题并避免了昂贵的电路板重新设计。

由西门子业务部门Mentor贡献

编辑：hfy