PCB线路板生产会造成哪些偏差？层偏对阻抗的影响

去年我们陶醉在技术的海洋中无法自拔，导致部分读者表示太高大上、看不懂。新年伊始，我们来点接地气的，讨论讨论PCB生产环节对信号质量、产品性能的影响。任何硬件产品设计好了，都得生产。但是，凡是生产，必有偏差。线路板生产会造成哪些偏差？偏差量有多大？产品性能是否能够接受这个偏差？

今天讲讲生产造成的诸多偏差中的一项：“层偏”。层偏是指：在不同的芯板在相互叠合生产中，芯板（core）与芯板（core）之间发生错位现象。

PCB板是用一层core、一层PP压合而成的，PP是半固态的，就好比在纸的上下面都涂上胶水，然后一张一张地摞起来，不可能100%都对齐，而且胶水是具有流动性，摞完再一压，纸张之间还会滑动。摞得越厚，整体层偏就越大，效果如下图所示

你以为的效果：

实际出来的效果：

图1. 理想 vs.现实

再来看看实际PCB的情况，比如在GSSG叠层（GND layer- Signal layer- Signal layer- GND layer）中布线，设计效果、实际产品效果如下图所示：

图2. 设计 vs.产品

我们研究层偏，目的在于研究层偏对信号的恶化影响。下面以一个非常典型的案例讲解层偏的影响。

1、层偏对阻抗的影响

trace在板上常常需要穿过密集的过孔区域，比如BGA区域、连接器区域，此时trace离过孔的距离就受到限制，不是你想远离就能远离的，我们常说此处的布线通道有限。

我们设计时在阻抗表里，对各种不同线宽、线距的trace，都会注明其允许阻抗波动的范围，比如100ohm+/-10%或者95ohm+/-8%，假设设计阻抗为100ohm的trace由于压合后材料的Dk偏小，导致trace的实测阻抗为105ohm，但是按照设计要求，105ohm的阻抗没有超过100ohm+/-10%，满足工厂的交付质量。

在上面这个105ohm阻抗的前提下，trace又在过孔旁边穿过，假设我们在设计阶段将其layout成下图所示的原始设计。我们知道生产加工环节会发生层偏，可能往左偏，也有可能往右偏（不是我们希望的），完全是随机的。设计阶段要从worse的角度去考虑产品性能，下面只分析向右层偏的情况。

图3.层偏图

从上面这张图可以看到，向右层偏导致走线进入过孔反焊盘的区域，走线有一部分没有参考层。相信大家一眼就能看出：阻抗有问题。没错！进入反焊盘区域阻抗会向上波动，如下图所示：

图4. 层偏造成Trace阻抗波动

原始设计的阻抗在106ohm，如果发生5mil层偏，进入过孔反焊盘区域的走线阻抗向上波动到108ohm。假如在密集过孔区域（比如BGA），trace往往要穿过几排过孔才能出来，这会使得trace阻抗频繁波动，类似于：106~108~106~108~106。你的系统是否能容忍频繁的2ohm的阻抗波动？如果你的走线阻抗做出来已经是上限110ohm了（即100 ohm +10%），在110ohm的基础上再加2ohm，是否还能容忍？是否会影响产品的良率？……事后去担心这种种问题，不如在设计阶段就想办法规避掉。

2、层偏对串扰的影响

层偏除了会造成阻抗不连续，还会造成串扰比预估的大。下面看看层偏对串扰的影响，在下图4所示的链路上，在Diff_Port2上加1000mVpp的Xtalk，看看Diff_Port1上接收到的串扰有多大。

图4. 加串扰

原始设计：8mVpp串扰

层偏3mil：12mVpp串扰

层偏5mil：14mVpp串扰

在上面3种不同的串扰量，对于接收端的眼图有多大的影响？如下图所示：

原始设计：

层偏3mil：

层偏5mil：

将上面6张图的数据总结在一个表格里，如下所示：

上面这个表格里只是走线进入一对过孔的反焊盘区域所引起的的串扰增加量、眼高减小量，如果走线是需要穿过密集过孔区域，一旦发生层偏，串扰量就会急剧增加，会使得预计的系统裕量减小。

虽然生产加工环节的层偏不可避免，但是提前洞悉了其中的奥秘，就可以在设计阶段提前给出措施，将层偏带来的影响降到可接受范围。比如留出层偏量：3~5mil，如下图所示：

编辑：hfy