基站电源中同步电路的设计方法

基站电源中同步电路的设计方法   1    引言     在通信电源中，有多路输出的电路常需要将各个输出信号同步，以满足控制的要求。     将电源的各控制芯片同步到系统时钟，也可以减小噪声，改善电源的性能。     另外，在多功率等级的电源中也需要同步，以避免各部分分别开通时产生的离散噪声。各部分同时开通就能同时产生共模噪声，这样就简化了尖峰功率的估算，还能估计到功率分布和损耗的情况，并能根据损耗做母线的电压补偿。     所以，同步电路的设计是电源电路中一个不可忽视的重要环节。 2    同步电路的拓扑形式     芯片可以通过RT/CT端直接连接外部时钟源来同步。芯片内部比较器的高低两个门限决定时间电容CT的充放电过程，当CT开始其充电周期，PWM处于开通的状态，时间电容持续充电直到内部比较器的上限。一旦给出同步信号，放电电路激活，时间电容持续放电直到内部比较器的下限。在放电时PWM比较器无输出，这样PWM处于关断的状态。     外部同步电平的高、低状态可以用数字量1或0来代表。芯片的同步端既可以作为同步信号输入端，也可以作为同步信号输出端。当没有同步端时，时间电路（CT）也可以由数字逻辑（0，5V）工作模式来取代模拟的工作模式。当用数字量来表示电平后，“开通时间”，“关断时间”，“占空比”和“频率”都可以用数字脉冲来表示。如同步信号的逻辑低时间决定了PWM的开通时间，同步信号的逻辑高时间决定了PWM的关断时间。频率，占空比或死区时间可以由PWM时间电容端（CT）的同步信号准确控制。同步信号的高或低可以由555定时器或微处理器来决定。     如果PWM芯片没有连到内部晶振的同步输入、输出端，这时从晶振必须不工作。当从模块使用不同的PWM芯片并具有不同的同步特性如反向的同步信号，这时也必须使从晶振不工作。     但是，这种直接用数字信号同步的工作方法有许多缺点。首先，在电压模式控制时，PWM误差放大器对脉宽没有控制。因为，PWM误差放大器的输出是和一个数字信号相比较，而不是和一个锯齿波信号相比较。从而，通过钳位误差放大器的输出来控制占空比的软启动功能也将无效。这是因为，本身没有时间坡度，电源输出完全由同步脉冲源来控制。只要同步脉冲锁定，PWM输出将根据同步脉冲的电平总是保持完全开或者完全关。当然，没有自身的CT坡度电源将没有自启动，在同步脉冲出现前将总是保持关。电流模式的坡度补偿需要外接其他元器件来实现。每个模块必须设定为主模块或从模块，并且不能随意改变。为了克服这个缺点我们采用一种比较通用的同步方式如图1所示。 图1    同步方式     这种同步方法是时间电容CT不直接接地，而是串一个约24Ω的电阻到地，输入同步信号叠加到电阻端电压上（电阻端电压通常为0.5V，这是为了设定一个小的偏置，并且可以影响模块的初始频率），使CT上的电压高于晶振内部门限电压。在同步脉冲出现前，PWM工作在自身的RT，CT设定的频率上。同步信号出现后，同步数字信号叠加到原来的模拟波形上，这种同步方式的RT/CT输入端是模拟和数字信号的叠加，如图2所示。 图2    同步波形     工作时，同步脉冲使CT上的电压迅速高于PWM比较器的上限，晶振的充电状况迅速翻转，晶振开始与同步信号同步的放电周期。     图1所示方法具有如下优点：可以从任何的PWM芯片取得同步信号或者同步任何PWM芯片，且芯片的数量不限，双向的同步信号，对于简单的系统可以用数字信号同步，CT上的坡度可以做斜坡补偿，每个模块没有严格的频率设定，而且可以远端关断。     增加同步电路将对PWM的占空比，死区时间和坡度产生较小的影响。 3    同步电路参数计算     首先，我们必须选定晶振的时间部分参数以保证同步。同步时锯齿波的幅度要比电压上限低，否则，在同步脉冲来之前比较器就动作了，这将使同步脉冲失效。为了可靠工作，应该使PWM晶振的工作频率比同步频率低。通常低10％。如图3所示。 图3    同步时间参数 3．1    时间坡度     时间坡度的幅度也需要比比较器的上限幅度低10％，最小的同步脉冲幅度必须补足这个10％的幅度－幅度差，如果稍大则更加可靠。     减小这个幅度－幅度差，充电和放电幅度都会减小，这将使CT的放电时间减小，从而使死区时间减小。同步脉冲的宽度越宽，芯片的死区时间越长，所以，同步脉冲的宽度只要足够宽能被芯片的比较器检测到就可以了。 3．2    晶振坡度方程     根据手册，时间元件CT和RT可以用来设定频率和死区时间。为了取得更好的应用效果，必须很好地分析附加的同步电路对时间电路的影响。 3．2．1    晶振充电坡度方程         ΔVOSC=     Icharge=Vcharge/RT     tcharge=ΔVOSCCT/Icharge′         ΔVOSC=Vthupper－Vthlower     ΔVOSC′=ΔVOSC－V24Ω     V24Ω=24Icharge=24Vcharge/RT     如果死区时间相对整个周期很小，那么以上这些计算公式也可以简化。这时改变坡度电压的效果在于减小CT的充电时间（tcharge），从而使晶振的充电时间同步到更高的频率。新的充电时间（tcharge′）是原来的充电时间乘以原频率和同步频率的比值，新旧充电时间的比值P为     P===     当充电电流小或者RT大时，24Ω电阻上的电压可以忽略。CT上的电压峰峰值为2V时，2mA的电流将产生2.5％的时间误差。最好使IC的晶振频率比同步频率低15％，也就是说P=0.85，这时         ΔVOSC(sync)′=ΔVOSC(orig)P=0.85ΔVOSC(orig)     tchg(sync)′=tchg(orig)P=0.85tchg(orig)     V(sync)的最小幅度为0.15ΔVOSC(orig)     晶振峰—峰电压为2V时，最小的同步脉冲幅度为0.3V，宽度为脉冲周期的15％。 3．2．2    晶振放电坡度方程     正确的死区时间控制是很重要的，增加同步电路后减小了时间电容CT的放电时间，也就减小了PWM的死区时间。这样一来，首先CT上的电压峰值坡度减小了ΔVOSC(orig)－ΔVOSC(sync)，这就使时间电容从一个比较小的电能开始放电。其次，根据电流的大小，24Ω电阻上产生了一个偏置电压。典型的IC放电电流从6mA到12mA。在充电时，因为充电电流只有1mA到2mA，所以，在24Ω电阻上的偏置电压可以忽略，而放电电流是充电电流的近十倍，所以，在24Ω电阻上的偏置电压不可以忽略，即在计算死区时间时必须考虑24Ω电阻上的偏置电压。     只要知道芯片的放电电流，就可以计算死区时间。当然，比较方便的办法是使用手册里的CT和死区时间对应表格，并加上同步电路的影响。简言之，放电电流是8mA。         ΔVdschg′=ΔVdschg(orig)P－V24Ω=0.85ΔVOSC(orig)－0.2     tdchg′=tdchg(orig)－t24Ω=tdchg(orig) 这里tdchg(orig)是表中的死区时间。     实际的死区时间是CT的不放电时间和同步脉宽之和。同步脉宽使PWM输出关闭，因此，必须计入死区时间。同步脉宽补偿了“失去”的死区时间，或者说是死区时间的延续。即     tdead′=tdchg′＋tsyncpulsewidth 4    实验结果     在设计的一个多输出的基站电源中，我们用到了以上设计思想和计算方法，取得了较好的效果。基站电源封闭在整个基站系统的机箱中，要求和系统时钟同步，并且由于是多输出系统，我们采用了两片控制芯片，也要求同步。该电源的具体参数如下：     输入    27V；     输出    ±12V，5A；±5V，10A；±3.3V，10A；     工作频率    100kHz；     负载调整率    <±0.1％；     电源调整率    <±0.05％。     我们使用了两组UC3806的芯片,两个芯片的PWM波形如图4所示。 图4    两组芯片的开关波形 5    结语     本文分析了同步在多芯片应用，大系统，及多功率等级电路中的重要性，并分析了同步参数的计算方法，并依此设计了一台多输出的基站电源，取得了较好的实验结果。