3D NAND闪存技术未来发展趋势分析

日前，TechInsights高级技术研究员Joengdong Choe在2020年闪存峰会上作了两次演讲，详细介绍了3D NAND和其他新兴存储器的未来。

Choe在今年的演讲中还披露了他们的2014-2023年路线图，以及对闪存行业总体趋势的一些讨论。讨论内容涵盖了所有主要制造商的TLC和QLC零件，包括三星，Kioxia（以前为东芝），英特尔，美光，SK hynix和YMTC。Choe涵盖了这些设计的几个方面，从层数到CMOS（外围电路）放置以及其他可能影响位密度和成本的架构因素。

TechInsights方面表示，字啊过去，公众倾向于将注意力集中在3D闪存的层数上，这可能会产生误导，因为wordlines（带有存储单元的有源层）的实际数量会发生很大变化。例如，其他层可以用作伪字线，这有助于减轻由于层数过多而引起的问题。效率的一种衡量标准是分层字线的总数除以总层数，通过这种衡量，三星拥有最好的设计之一。三星也没有使用多个decks或stacks，并没有像其他制造商当前的闪存那样看到“字符串堆栈”（string stacking）。

一种提高总体效率的方法是将CMOS或控制电路（通常称为外围电路）放置在闪存层下面。众所周知，这有多个名称，例如CMOS阵列下（CMOS-under-Array ：CuA），单元下外围（Periphery-Under-Cell ：PUC）或外围单元（Cell-On-Periphery ：COP）。YMTC的设计有点例外，因为它在闪存顶部有一些电路，而CMOS是在绑定到闪存之前在更大的工艺节点中制成的。Choe说这种技术有潜力，但目前存在良率问题。

Choe还概述了3D NAND架构的历史以及电荷陷阱闪存（charge trap flash：CTF）和浮栅（Floating gate：FG）的分道扬镳。在过去，英特尔和美光使用浮栅，直到美光在最近发布的176-D切换到替换门（ replacement gate：RG），而其他制造商还是使用电荷陷阱。尽管英特尔的QLC受益于使用浮栅，因为它可以保持更好的磨损性能，但此处的差异可能会影响闪存的耐用性，可靠性，可扩展性以及其他方面。

Kioxia未来的split-gate或split-cell 技术也很有趣，它可以直接使闪存密度增加一倍，并且由于split-cell的半圆形形状而具有增强的耐用性，这对于浮栅特别坚固。Choe预计，随着平台或堆栈数量的增加（目前最多为两个），层数将继续增加，每个闪存芯片的存储量也会相应增加。Choe认为，这些技术与硅通孔（TSV），叠层封装（PoP / PoPoP）以及向5LC / PLC的迁移等技术一样，都指向下一个十年的500层以上和3 TB裸片的3D闪存。

Choe在第二次演讲中详细介绍了尖端闪存如何经常首先进入移动和嵌入式产品领域，例如，电话（“ 5G”）是需求的主要推动力。他还指出，二维/平面闪存仍用于某些细分市场-通常像Optane或美光最近发布的X100一样，将低延迟SLC用作3D XPoint的存储级存储器（SCM）替代品，尽管通常不再可见在消费市场。

更重要的是，他详细介绍了闪存成本，单位为美分/ GB，这展示了3D闪存价格趋于便宜的趋势，而专用2D的价格仍然高出许多倍。无论如何，我们已经出现了1xx层产品，例如已经发布的SK hynix 128L Gold P31和Samsung 128L 980 PRO，美光最近发布的176L带有闪存的产品，这些产品已经出现在基于Phison E18的驱动器原型中。此外，来自WD / Kioxia的BiCS5预计将于明年与Intel的QLC产品一起提供144L。出色的控制器实施将能够利用更高的闪存密度。

可以预见的是，在未来几年内，将实现更快，容量更大的驱动器。
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