信号处理电子电路图
什么原因会导致信号波形边沿的回沟?
信号传输过程中遇到阻抗不连续会产生反射,反射信号叠加在工作电平的高电平或低电平容易产生过冲或振铃,叠加在波形的边沿则容易产生回沟或台阶。时钟信号的回沟有误触发的风险,普通信号的回沟则会降低信号的带宽。因此要避免回沟,根本上还是要保证信号感受到的路径阻抗的连续性。
(以下内容选自部分网友答题)
出现回沟,首先想到的应该是阻抗不连续,存在突变点的问题。可能是拓扑结构使用不当,端接方案选择不好有关,但也不能忽略测试的因素,有的是测试点的选择,甚至是示波器采样速率的问题等等。
@ 杆
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阻抗没控制好完成回沟。ddr2颗粒,还有ddr3颗粒(最后那颗除外)最常见到
@ 欧阳
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文章指出,测试点与芯片DIE之间的走线阻抗不匹配,产生反射,导致信号回沟。反射信号在线上串来串去,与正常信号相遇时就勾搭在一起,叠加的位置决定了最终波形形状。1.由于芯片里封装走线较短,反射的电压和作用时间小且短。相遇在电平变化区间时,就叠加到上升沿上形成回勾。2.当反射作用时间长,叠加时会抬高上升时间点对应的电压,从时间轴上比较没有这个反射时的波形,好像信号提前到达了。这个神奇的现象在串扰发生时就会看到,所以串扰不会对信号产生回勾。
@ 山水江南
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信号波形边沿的回沟一般是反射引起的,具体原因包括阻抗不匹配,有分支等。
@ 涌
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阻抗突变会引起,其次是测试点选取不准确,另外就是先要排查电源是否存在不单调
@ moody
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信号回沟(即波形边缘的非单调性)出现的原因很多,有的是阻抗不连续,有的是观察点不在合适的地方,有的是拓扑结构的问题。或者其他,具体问题具体分析并借助仿真手段来分析。
@ 龍鳳呈祥
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一楼说的改为0欧,会不会导致下降沿过冲增大,问题可能是出于驱动能力不足或者负载太重导致的,可以考虑末端端接试试。
其实回沟的产生主要就那么几种情况
1.串扰特定情况引起回沟
2.stub问题,高速要考虑
3.最常见的也是文中所说,测试点不在整个网络末端(含多负载情况)芯片封装走线一般会有50到350ps的延时
4.阻抗不匹配引起,会引发过冲和振铃,最常见的现象就是回沟。
5.多负载或链路过长,驱动能力不足或负载过重也会引起。
6.端接位置,使用不当都可能导致回沟。
关键看回沟的位置,即使不在电压判断门限处,也会引发边沿时间延长,影响上升沿或下降沿的时间,从而影响带宽。
@ 懂得
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ddr走线的拓扑结构决定端接位置。flyby模式在链路最末尾上拉,T型走线在第一个分支上拉匹配。匹配电阻符合线路阻抗等值,一般在3050欧姆之间。
@ Ben
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1.没匹配的反射 2.驱动不够 3.案例中fpga的ddr反射,可能是有其他原因
@ 血公子
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引起回勾的因素比较多吧,还是要分析器件的阻抗不连续的点,探头点在信号线上是示波器测试有回勾的一个原因,仿真有回勾,应该是封装和pcb的接触点引起的,封装内的引线也是阻抗不连续的点。
@ 古城云
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阻抗不连续点都会有风险,常见的过孔(尤其是机械孔)、磁珠、连接器、封装等都有可能。
@ 张彤彤
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应该是测试点上感受到阻抗不连续引起的stub的反射导致的
@ Alan
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40M TCXO输出处串联了10pF,出现一模一样的回钩,改成0欧后解决。本质就是引发了失配,导致反射
@ eletan
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原文标题:答题 | 时钟有回沟,还说没问题?!
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