【ZYNQ Ultrascale+ MPSOC FPGA教程】第二章硬件原理图介绍

FPGA技术专栏 2021-01-21 6457

描述

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本原创教程由芯驿电子科技（上海）有限公司（ALINX）创作，版权归本公司所有，如需转载，需授权并注明出处。

简介

AXU2CGA/B的特点是体积小并扩展了丰富的外设。主芯片采用Xilinx公司的ZynqUltraScale+MPSoCsCG系列的芯片，型号为XCZU2CG-1SFVC784E。AXU2CGA的PS端挂载了2片DDR4（1GB，32bit）和1片256Mb的QSPIFLASH。AXU2CGB的PS端挂载了4片DDR4（2GB，32bit），1片8GBeMMCFLASH存储芯片和1片256Mb的QSPIFLASH。

外围接口包含1个MINIDP接口、4个USB3.0接口、1路千兆以太网接口、1个USB串口、1路PCIE接口、1路TF卡接口、2个40针扩展口、2路MIPI接口和按键LED。

下图为整个开发系统的结构示意图：

ZYNQ芯片

XCZU2CG-1SFVC784E芯片的PS系统PS系统集成了2个ARMCortex™-A53处理器，速度高达1.2Ghz，支持2级Cache;另外还包含2个Cortex-R5处理器，速度高达500Mhz。

XCZU2CG支持32位或者64位的DDR4，LPDDR4，DDR3,DDR3L,LPDDR3存储芯片，在PS端带有丰富的高速接口如PCIEGen2,USB3.0,SATA3.1,DisplayPort；同时另外也支持USB2.0，千兆以太网，SD/SDIO，I2C，CAN，UART，GPIO等接口。PL端内部含有丰富的可编程逻辑单元，DSP和内部RAM。XCZU2CG芯片的总体框图下图所示

ZU2CG芯片的总体框图

其中PS系统部分的主要参数如下：

ARM双核Cortex™-A53处理器，速度高达1.2GHz，每个CPU32KB1级指令和数据缓存，1MB2级缓存2个CPU共享。
ARM双核Cortex-R5处理器，速度高达500MHz，每个CPU32KB1级指令和数据缓存，及128K紧耦合内存。
外部存储接口，支持32/64bitDDR4/3/3L、LPDDR4/3接口。
静态存储接口，支持NAND,2xQuad-SPIFLASH。
高速连接接口，支持PCIeGen2x4,2xUSB3.0,Sata3.1,DisplayPort,4xTri-modeGigabitEthernet。
普通连接接口：2xUSB2.0,2xSD/SDIO,2xUART,2xCAN2.0B,2xI2C,2xSPI,4x32bGPIO。
电源管理：支持Full/Low/PL/Battery四部分电源的划分。
加密算法：支持RSA,AES和SHA。
系统监控：10位1Mbps的AD采样，用于温度和电压的检测。

其中PL逻辑部分的主要参数如下：

逻辑单元LogicCells：154K；
触发器(flip-flops):141K；
查找表LUTs:71K；
BlockRAM：9.4Mb；
时钟管理单元（CMTs）:3
乘法器18x25MACCs：360

XCZU2CG-1SFVC784E芯片的速度等级为-1，商业级，封装为SFVC784。

DDR4DRAM

AXU2CGA板上PS端配有2片Micron(美光）的DDR4芯片，组成32位数据总线带宽和共1GB的容量。AXU2CGB板上PS端配有4片Micron(美光）的DDR4芯片，组成64位数据总线带宽和共2GB的容量。PS端的DDR4SDRAM的最高运行速度可达1200MHz(数据速率2400Mbps)。DDR4SDRAM的具体配置如下所示。

其中U71,U72仅AXU2CGB贴装。

位号	容量	厂家
U3,U5,(U71,U72)	256Mx16bit	Micron

表3-1DDR4SDRAM配置

PS端的DDR4的硬件连接方式如下图3-1所示:

图3-1PS端DDR4DRAM原理图部分

QSPIFlash

AXU2CGA/B配有1片256MBit大小的Quad-SPIFLASH芯片，型号为MT25QU256ABA1EW9-0SIT。QSPIFLASH连接到ZYNQ芯片的PS部分BANK500的GPIO口上，图4-1为QSPIFlash在原理图中的部分。

图4-1QSPIFlash连接示意图

eMMCFlash(仅AXU2CGB贴装)

AXU2CGB配有一片容量为8GB的eMMCFLASH芯片。eMMCFLASH连接到ZYNQUltraScale+的PS部分BANK500的GPIO口上，图5-1为eMMCFlash在原理图中的部分。

图5-1eMMCFlash连接示意图

EEPROM

AXU2CGA/B开发板板载了一片EEPROM，型号为24LC04。EEPROM的I2C信号连接的ZYNQPS端的MIO口上。图6-1为EEPROM的原理图

图6-1EEPROM原理图部分

DP显示接口

AXU2CGA/B带有1路MINI型的DisplayPort输出显示接口，用于视频图像的显示，最高支持4Kx2K@30Fps输出。ZU2CGPSMGT的LANE0和LANE1的TX信号以差分信号方式连接到DP连接器。DisplayPort辅助通道连接到PS的MIO管脚上。DP输出接口的示意图如图7-1所示:

7-1DP接口设计示意图

USB接口

AXU2CGA/B板上有4个USB3.0接口，接口为HOST工作模式(TypeA)，数据传输速度高达5.0Gb/s。USB3.0通过ULPI接口连接外部的USBPHY芯片和USB3.0HUB芯片，实现高速的USB3.0数据通信。

USB连接的示意图如8-1所示：

图8-1USB接口示意图

千兆以太网接口

AXU2CGA/B上有1路千兆以太网接口，以太网接口是通过GPHY芯片连接的PS的BANK502上。GPHY芯片采用Micrel公司的KSZ9031RNXIC以太网PHY芯片，PHYAddress为001。图9-1为ZYNQPS端以太网PHY芯片连接示意图:

图9-1ZYNQPS系统与GPHY连接示意图

USBUart接口

AXU2CGA/B板上配备了一个Uart转USB接口，用于系统调试。转换芯片采用SiliconLabsCP2102的USB-UAR芯片,USB接口采用MINIUSB接口，可以用一根USB线将它连接到上PC的USB口进行核心板的单独供电和串口数据通信。USBUart电路设计的示意图如下图所示:

图10-1USB转串口示意图

SD卡槽

AXU2CGA/B板包含了一个MicroSD卡接口，SDIO信号与BANK501的IO信号相连，SD卡连接器的原理图如图11-1所示。

图11-1SD卡连接示意图

PCIE接口

AXU2CGA/B配备了一个PCIEx1的插槽，用于连接PCIE外设，PCIE通信速度高达5Gbps。PCIE信号直接跟BANK505PSMGT收发器的LANE0相连接。PCIEx1设计的示意图如下图12-1所示:

图12-1PCIE接口设计示意图

40针扩展口

AXU2CGA/B板上预留了2个2.54mm标准间距的40针扩展口，每个扩展口均包含2个3.3V电源，1个5V电源，3个地以及34个IO口。J12扩展口的IO口连接到ZYNQ芯片BANK66上，电平标准为1.8V，注意不要插1.8V之外的设备。J15扩展口的IO口连接到ZYNQ芯片BANK25，BANK26上，电平标准为3.3V。设计的示意图如下图13-1所示:

图13-1扩展口设计示意图

MIPI接口

AXU2CGA/B板上有2路MIPI接口，用于连接MIPI摄像头。MIPI的差分信号分别连接到BANK64、65的HPIO上，电平标准为+1.2V；MIPI的控制信号连接到BANK24上，电平标准为+3.3V。MIPI口设计的示意图如下图14-1所示:

图14-1MIPI接口连接示意图

JTAG调试口

在AXU2CGA/B板上预留了一个10针的JTAG接口，用于下载ZYNQUltraScale+程序或者固化程序到FLASH。JTAG的管脚定义如下图所示

图16-1JTAG接口管脚定义

拨码开关配置

板上有一个4位的拨码开关用来配置ZYNQ系统的启动模式。AXU2CGA/B系统支持4种启动模式。这4种启动模式分别是JTAG调试模式,QSPIFLASH,EMMC和SD2.0卡启动模式。芯片上电后会检测（PS_MODE0~3）的电平来决定那种启动模式。用户可以通过拨码开关来选择不同的启动模式。SW1启动模式配置如下表17-1所示。