平台ASIC架构突破传统ASIC设计局限性

平台ASIC架构突破传统ASIC设计局限性

采用先进半导体工艺，结构化ASIC平台可以提供更多经预定义、预验证和预扩散的金属层，并支持各种存储器接口，能简化接口设计和时序问题。本文详细介绍了结构化ASIC平台的这些特点和性能。

最新的ASIC设计架构能够大大地降低产品开发成本、缩短上市时间，并且可以实现比FPGA更强的性能。一些供应商将这种ASIC设计架构称之为“平台ASIC”或“结构化ASIC”，这种ASIC架构非常适用于网络、存储、通信以及数字电视之类的新兴消费电子设计。平台ASIC的开发周期从18个月减少到6至10周，并最大程度地利用设计复用，因此这种设计方法更能适应快速变化的用户需求。

平台ASIC架构

结构化ASIC平台之所以能够有效节省成本和时间，原因在于该平台能够提供经预定义、预验证和预扩散(pre-diffused)的层，用户可以在这些层上利用可用的金属层来增加他们特有的逻辑，从而实现设计差异化。这种结构化ASIC平台如富士通的AccelArray设计环境。一些早期的平台ASIC设计中较为典型的配置是采用2个“可定制”金属层。在采用0.11微米和90纳米等先进工艺技术后可用的金属层就更多了，可以用更多金属层来改善特定平台的布线拥塞和资源利率。富士通的Accelarray技术可以提供4到5层0.11微米工艺技术的金属层定制，因此缩短上市时间的优势明显。

一个典型的0.11微米ASIC设计成本现在已经攀升到一百万美元，甚至更多，而平台ASIC的非经常性工程成本(NRE)要比它少60%到70%，这是因为需要定制的不再是整个掩模，而只是金属层。由于平台ASIC可以采用业界最先进的工艺技术来制造，因此能提供比FPGA更高的密度和速度，并具有向标准单元设计移植的途径。

平台ASIC的另外一个重要优势是无风险，且后端设计任务时间短。通过将后端物理设计时间缩短为4到8周，OEM工程组不再需要为工程原型等上好几个月，然后才能开始验证和评估过程。这也有助于OEM厂商最佳地管理他们的工程资源。

采用最好的平台ASIC架构能够消除那些最繁杂和最花时间的设计任务，如存储器插入、测试开发和插入，以及电源网格设计与分析。通过采用能减少或消除串扰的专门技术，平台ASIC能够解决棘手的信号完整性问题，并确保设计没有IR压降带来的风险。此外，通过建立预结构化(pre-structured)的时钟树，并建立包含逻辑扫描、JTAG和RAM BIST在内的所有与测试相关的组件和连接，可以极大地缩短并简化物理设计。为了消除测试插入，可以利用基于单元技术的预扩散触发器，这样可以使很多设计的整体功耗降低50%以上。

为了将设计周期从一般ASIC所需的18到24个月缩短到2到3个月，这些架构必须简化时序收敛设计，因为一个1,000万门设计的时序收敛问题可能需要30天，甚至更长的时间来解决。为了尽可能缩短时间，平台架构采用了预定义的时钟树和预扩散的DDR接口宏(macro)。其结果是降低了时序收敛阶段的风险，直接缩短了设计周期。

存储器接口

AccelArray能够支持各种存储器接口，目前越来越多的应用将支持存储器接口作为一个主要的要求。这些接口包括双倍数据率(DDR)同步DRAM、RLDRAM和快速周期RAM(FCRAM)。

每个单独的I/O都具备预先配置好的可编程宏，从而可以省掉ASIC设计中最费时间和增加成本的工作。DDR接口模块包含了能够满足非常严格的DDR接口时序要求的发送和接收端，并能提供经预验证的版图和时序。16位宽的模块可以拓展用于32位、64位甚至更宽的总线宽度，因此具有非常大的设计灵活性。

DDR时序关系

在设计DDR接口时，ASIC设计工程师常会面对接收与发送侧之间时序收敛的挑战。在400Mbps速率和2.5ns时序余量下，64到90个每个数据通道之间的抖动和偏移必须非常小。AceelArray之类的平台ASIC架构提供了一个预定义的DDR宏，通过设计实现技术可支持较低的抖动和偏移。发送器(TX)和接收器(RX)侧都通过设计减少了输出和输入并行数据信号之间的偏移。

目前，源同步接口主要用于吞吐率低于1Gbps的DDR-DRM、QDR DRAM和RLDRAM存储器。业界专家预测，新的PCI Express总线将改变高带宽设计的一些基本特性，并朝着有更广用途的嵌入式高速宏发展。

DDR接口要求源同步时钟和发送数据具有相同的开关速率，不需要升级到输出传输线。与单倍数据速率(SDR)接口相比，DDR接口具有显著的性能提升。

支持垂直市场应用设计

平台ASIC技术依赖于大量在业界广泛应用的IP，这些IP以“硬” 宏和“软”宏形式提供，这些宏能够支持企业网络或存储区域网(SAN)等特殊垂直市场应用。先进的设计架构能提供各种各样的可综合宏，这些宏可以在设计的可定制逻辑区域实现，以可综合的RTL形式提供，例如ARM和ARC内核、10Gb介质访问控制器或PCB Express链路层和处理层。

富士通在年初推出了一系列具有预扩散高速串并转换器(SERDES)的垂直市场“千兆平台”。用0.11微米工艺技术设计的这些千兆平台具有预扩散的高速GPHY宏，可以提供速率高达3.125Gbps的点到点、全双工、差分、串行通信链路，并支持PCI Express、SAUI、光纤通道，以及支持SONET标准的串行Rapid I/O和CDR宏等多种协议。SERDES带宽范围从500Mbps到3.125Gbps。这些平台能够以全双工方式提供高达150Gbps的汇聚带宽。

用于垂直市场的特殊硬IP和软IP的不断增加，平台ASIC架构提供所需支持、接口和设计要素的能力的提高，都使得业界分析人士相信今后3到5年内采用平台ASIC的设计将快速增加。通过降低成本，节省产品市场时间，用户能够获得更高的投资回报。