关于HDL和行为语句详解学习

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描述

关于HDL和行为语句:《一》

1. Verilog HDL和VHDL中,HDL的英文解释(缩写拼词)是:

Verilog HDL(Verilog Hardware Description Language),这里的D是描述Description的首字母。

VHDL(Very High-Speed Integrate Circuit Hardware Description Language),这里的D也是描述的首字母。

也就是说,HDL的D,是描述的意义。HDL也就是硬件描述语言。

2. 为了支持Soc的验证,支持数模混合,新的System Verilog加入了HVL(Hardware Verification Language),即硬件验证语言。

3. 合并之前的硬件描述语言功能,称为HDVL(Hardware Description and Verification Language)

4. 之后EDA,还可能将Design for X的更多功能引入语句,为了不至于在增加缩写词的长度,现代的EDA文献会议中,称HDL为(Hardware Design Language),即硬件设计语言。这就涵盖了 EDA语言之后的各种DFx功能。

关于HDL和行为语句:《二》

1. 行为语句Behaviour Statements,是EDA的一次飞跃。它描述电路的外在行为,而不必描述电路的动作细节。

2. 电路的动作和实现细节,交给EDA自动完成,从而解放了设计者。

3. 因此,国外教程解释,行为语句描述电路“What do”,而不需要描述“How to do”。

4. Verilog对行为语句的描述有特定的要求:

《1》。 行为语句必须放置在一个特定的语法架构中,EDA才对其进行处理(识别为需要综合的行为);这个特定语法架构,称为行为体(Behaviour Body)

《2》。 Verilog语法提供两个行为体,一个是循环行为体(Cycle-Behaviour body);一个是初始化行为体(Initial -Behaviour body)

《3》。 我们知道并常使用的always语句块,就是循环行为体。Verilog的行为语句,只有放置在它的beginj-end块之中,才能够被EDA识别。

5. Verilog的行为语句另一个要素是:行为语句驱动的信号,必须声明为reg。这里的reg是一个EDA工具的一个软件对象,并不一定是真的会综合为Register。

6. Verilog行为语句的第三个要素是:非综合目的描述时,需要信号敏感表支持,非综合目的时,循环行为体将在电脑中执行算法,仅仅当信号敏感表中列出的信号发生变更时,非综合目的的软件才执行一次该行为体,从而减轻CPU开销。

7. 但Verilog的信号敏感表,有时也与综合有关(VHDL与综合无关)。即信号敏感表中若有而且有一个沿敏感信号,在循环体中未被引用,则Verilog将为之综合一个寄存器,用这个寄存器捕获行为体中的所有输出信号,并用唯一未被引用的沿敏感信号作为时钟。

一定要实际做一遍,才能得到体验。所以再次引用林彪的那句话:

“理解的要执行”

“暂时不理解的也要执行”

“在执行中加深理解”

加油,各位!

原文标题:关于HDL和行为语句

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责任编辑:haq

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