Vivado中电路结构的网表描述

我们都知道FPGA的实现过程分为2步：分析综合与布局布线后就可以产生目标文件，这两个步骤中间有个非常重要的文件，那就是-网表。 下图是Vivado中网表列表示例：          

Vivado中网表列表示例   在vivado集成环境中，网表时对设计的描述，如网表由单元（cell）、引脚（pin）、端口（port）和网络（Net）构成。下图是一个电路的网表结构：

　　电路的网表结构

　　（1）单元是设计单元

　　1、设计模块（Verilog HDL）/实体（VHDL）。

　　2、元件库中的基本元素（Basic Elements ，BLEs）实例。如LUT、FF、DSP、RAM等。

　　3、硬件功能的类属表示。

　　4、黑盒。

　　（2）引脚是单元上的连接点

　　（3）端口是设计的顶层端口

　　（4）网络用于实现引脚之间，以及引脚到端口的连接。

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