通信芯片的物理设计难点及IBM应用解决方案

1 引言

随着半导体工艺的不断发展和通信技术的不断提高，以超大规模、高集成度和复杂性为特征的通信集成电路芯片物理设计，相比于普通的消费类产品芯片，在超深亚微米工艺下面临着更为严峻的挑战：一、工艺特征尺寸的不断缩小、电源电压的不断降低、电源噪声对芯片性能的影响日益凸显，已成为超大规模通信集成电路物理设计中一个不可忽视的问题；二、随着工艺技术的进步，高速通信集成电路芯片的时序对于芯片制造过程中产生的偏差越来越敏感，精确的电路模型及准确的时序分析方法成为制约通信集成电路芯片能否实现快速时序收敛的关键；三、通信集成电路芯片通常需要支持各种高速接口电路的应用，从而造就了独特的时钟树拓扑结构——网状时钟树，而通信芯片固有的超大规模的特性更加重了这种复杂高速时钟树优化的难度；四、随着通信技术的飞速发展、数据传输速度和容量的不断提高、信道噪声对信号质量的影响越来越大，高速串并/并串转换器（HighSpeedSerdes，HSS）的抗噪性、传输信道数量及其建模仿真的精确度成为影响通信系统设计的重要因素。本文针对这些通信芯片的物理设计难点，较为详细地介绍了IBM相应的解决方案。

2 物理设计难点分析及解决方案

针对超深亚微米工艺下超大规模通信集成电路所面临的物理设计难点，IBM提出了相应的解决方案，具体介绍如下。

2.1 电源噪声分析

目前通信集成电路的规模不断增大、工艺特征尺寸不断减小，芯片的功耗不断增加而电源电压则不断降低，电源噪声已成为超大规模集成电路设计中一个不可忽视的问题。由于大规模通信集成电路芯片通常带有各种复杂的高速接口，并在整个产品的工作过程中要求有很高的可靠性，因此芯片的电源设计起着至关重要的作用。为了保证芯片的电源完整性，在芯片的设计流程中必须对IO的同步开关噪声SSN（SimultaneousSwitchNoise）、芯片上的动态电源噪声、静态压降、ESD（Electro-StaticDischarge）静电保护以及电迁移EM（ElectroMigration）进行有效的检查和签收。

IBM在进行超大规模集成电路的设计过程中，有一套完整的流程对电源噪声进行分析（图1），能够在芯片的布局阶段尽早发现和解决芯片布局与电源设计上存在的问题，从而减少了设计反复的时间。电源噪声检查在芯片设计过程中是一个重要的签收环节，完整的设计和分析流程保证了IBM能够提供高质量的专用集成电路芯片。

图1 电源噪声分析流程

IBM的电源噪声分析流程贯穿了整个芯片设计过程，其中包含了两个噪声评审会议和一系列分析工具。在每个项目开始布局之前，噪声分析小组会和项目的物理设计工程师一起召开PINT（Post-IDRNoiseTeamReview）会议，对芯片的设计规格进行审查，找出设计中可能存在的风险，提出在芯片布局时需要注意的事项，让物理设计工程师在布局前对整个芯片的电源噪声情况有所了解，尽量避免由于电源噪声无法满足而反复修改布局。在芯片布局阶段，负责电源噪声分析的工程师会紧跟布局的变化，利用IBM的GPM（GenericPackageModel）和ALSIM（AustinLinearSimulator）系列工具及时评估芯片的电源噪声。

GPM是一个可以快速分析IO同步开关噪声的建模和分析工具。GPM针对芯片中包含IO的局部区域建立HSPICE模型，其中包含通用的封装RLC模型，芯片上的电源分配网络，IO驱动器模型和模拟一般逻辑电路翻转的等效模型。由于GPM分析不需要成熟的芯片布局，建模和仿真速度快，因此可以尽早分析IO对电源噪声的影响，为芯片的IO布局提供快速的参考，评估IO所需的电源滤波方案，避免在设计中形成电源噪声的热点。一旦芯片布局确定，GPM模型可以代表实际芯片的IO翻转情况，该模型可以交付客户，让客户联合系统的板级模型进行芯片、封装和PCB的信号完整性分析和时序分析。分析的结果可以帮助客户在芯片设计早期评估系统的性能，同步地进行PCB的设计，确定更加合理的芯片时序约束。

ALSIM_TA（TransientAnalysis）是一个高效的全芯片动态电源噪声仿真分析工具。仿真过程中使用了芯片的封装模型，片上电源网络模型和代表各种逻辑电路翻转的电流波形。通过ALSIM_TA仿真可以得到整个芯片电源噪声峰峰值，动态压降等信息在芯片上的分布情况，并以二维图形直观地显示，如图2所示。ALSIM_TA的结果可以直观地评估芯片的布局和电源滤波方案对电源噪声的影响。

图2 ALSIM_TA仿真结果

根据早期的ALSIM_TA和GPM分析结果，物理设计工程师可以尽早优化芯片布局，通过增加噪声源和噪声敏感的器件之间的距离，增加片上去耦电容等方式获得较好的噪声性能。

在芯片布局最终确定之前，噪声分析小组会和物理设计工程师召开NTFR（NoiseTeamFloorplanReview）会议，再次对芯片的布局和电源滤波方案进行评审，对高速接口的相关问题进行讨论，检查芯片是否可以满足电源噪声签收的标准并提出建议和进一步的分析、优化方案。

除了利用GPM和ALSIM_TA对电源动态噪声进行分析，IBM还使用ALSIM_ETIR对全芯片的静态电源压降进行分析。在每个设计阶段，ALSIM_ETIR会提取每个电路上的压降并反标到时序分析工具中从而得到更真实的静态时序分析结果。在每个设计的签收阶段，ALSIM_PGA和ALSIM_ESD是对EM和ESD进行检查和签收的工具，而GPM则是动态电源噪声的签收工具。通过在每个设计阶段对芯片的电源噪声进行完备的检查，IBM可以设计出具有高可靠性的大规模通信集成电路芯片，保证一次设计成功率。

2.2 统计静态时序分析（SSTA）

随着工艺技术的进步，芯片制造过程中产生的偏差成为影响芯片性能的重要因素，必须在芯片设计的阶段就考虑这个问题。传统的静态时序分析（StaticTimingAnalysis，STA）方法，建立在以工艺角为基础的器件时序模型上。然而随着工艺技术的进步，反映偏差的参数迅速增加，不仅包括晶片内或晶片间的偏差，还包括各种片上偏差（On-ChipVariation，OCV），例如芯片不同位置上沟道长度、阈值电压、金属层厚度等，这导致工艺角的数目和时序分析的时间呈指数增长。除此之外，STA的另一大缺陷是预测的时序过于悲观，因为器件工作在每个参数的最坏情况下的机率是很低的，这导致设计的时序过于保守，从而增加了设计难度和时间。因此，我们需要建立一个更完备的模型以反映各种工艺偏差对时序的影响，并在有限的时间内，更准确地进行时序分析。

IBM很早就开始对统计静态时序分析方法（StatisticalStaticTimingAnalysis，SSTA）进行研究，并已取代STA应用于65nm、45nm工艺中。SSTA是利用统计的方式去描述制造工艺中的偏差，采用的模型描述的是各个偏差的概率分布曲线。

下面我们举例说明SSTA与STA的不同。如图3所示，寄存器A和寄存器B的时钟端接在同一个门控时钟源，但分别在M5和M6金属层上布线。传统的STA没有考虑不同金属层之间由于CMP工艺造成的偏差，因此假设两条路径工作在相同的工艺角下，导致实际的时钟偏移（Skew）大于估计的结果，电路可能无法正常工作。图4描述了M5和M6金属层阻抗偏差的分布，实际电路可能工作在整个坐标平面内的任意一个点。PrimeTime中通过引入比例因子（DeratingFactor）来解决类似的工艺偏差，两个参数的偏差遵循线性关系，所覆盖的范围为图4中条状区域，比例因子的值决定了所覆盖区域的大小。SSTA是基于各个偏差的概率分布曲线，得到联合概率分布曲线，采用3σ分析方法，覆盖区域所占比例高达98.9%。

图3 金属层制造偏差引起的时钟偏移

图4 不同时序分析方法对工艺偏差的覆盖率

SSTA不以slack作为时序检查的依据，而是预测电路性能对工艺偏差的敏感程度，作为评价设计可靠性的指标。SSTA可以分析出芯片上每个部分能工作在多高的时钟频率下，并为测试方案的设计提供依据。SSTA的基础是建立可靠的模型来反映工艺偏差的概率分布，IBM已经将SSTA应用于自主研发的时序分析工具Einstimer中，并从65nm工艺开始，作为Sign-off的必要条件。同时，IBM还将SSTA的理念应用于布局布线，信号完整性分析等工具中，从统计学的角度对电路进行优化，使设计更符合DFM的要求。

2.3 时钟树优化

通信集成电路通常需要支持各种应用，如HSS、SRAM、DDR、TCAM等；而这些接口电路一般都工作在不同的时钟域下。为了实现各接口电路之间高速的数据传输，往往需要一些计算/控制逻辑电路能够可配置地工作在不同的时钟域。这样就形成了通信领域集成电路芯片独特的时钟树拓扑结构——网状时钟树。如图5所示，多个异步时钟源从PLL、HSS或者IO引入芯片内部，经过几级选通器或分频器，最终到达每个时序器件的时钟端。时钟结构相同的一组逻辑电路，可以在不同的时段采用不同的时钟频率；而时钟结构不同的逻辑电路，经过配置，可以工作在同一时钟域下，进行同步信号传输，满足特殊的通信需求。因此，在建立和优化时钟树时，需要对芯片上各个时钟的到达时间进行一个整体的约束，使可能工作在同一时钟域下的逻辑电路的时钟信号到达时间尽量保持一致，从而保证时序电路正常工作。

图5 网状时钟树结构

IBM常用的时钟树优化机制主要由描述时钟树结构的CDOC（ClockDesignerOptimizationControlFile）文件和时钟树优化工具BCO两部分组成。基本工作原理为：首先通过CDOC文件确定需要优化的时钟树——CDOC文件描述了各条时钟树的起始点和一个停止点，从起始点开始向后追溯，直到所有分支都遇到停止点为止；其间穿过的结构，就是需要优化的时钟树；然后BCO根据CDOC文件所描述的时钟树结构，按前后顺序依次优化——在优化每一条时钟树段落时，BCO会按照由叶至根的顺序，插入一系列缓冲器或者反向器，使得各个叶节点的时钟到达时间偏差和整个时钟树延迟都尽量小，BCO还会对时钟树穿过的组合逻辑结构进行复制，放在各个叶节点附近，从而满足优化前后逻辑功能的一致性。

针对通信芯片相对复杂的时钟树结构，BCO在原有机制的基础上提供了一种逐级优化时钟树的方法：如图6所示，首先将整个时钟网络以选通器或分频器为节点分段，按照时钟信号的流向，靠近时钟源的为父时钟树，反之为子时钟树。然后从最末端的子时钟树开始进行优化，并将优化后的延时信息标记在子时钟树的根节点上；优化父时钟树时，根据其所有子时钟树的延迟信息，采用时钟偏差技术（PlannedSkewScheduling），使得其下所有时序器件（包括它的子时钟树）的时钟信号到达时间相同；以此向前递归，直到时钟源；从而实现了整个时钟网络优化。

图6 网状时钟树优化方法

2.4 HSS

随着信息技术的飞速发展，特别是通信要求的飞速提高，大容量、高速度的业务需求成为了通信系统设计的关键考虑因素。在这种背景下，Serdes（串并/并串转换器）应运而生，并凭借其抗噪性强、传输信道数量少等优点，越来越显示出替代高速并行接口电路的趋势。然而随着数据传输速度和容量的不断提高，信道噪声对信号质量的影响也越来越大，而且不同的业务需求也需要有多种的Serdes进行支持。如何选择一款能够充分满足业务要求的Serdes是大容量通信系统设计中的难点。

针对这种需求，IBM提供了多种型号的HSS（HighSpeedSerdes），能够充分满足客户需求。HSS提供了一种可以在多种条件下运行的高速串并转换接口，它保证了发送端数据的低噪声并且能够根据接收数据提取时钟。HSS支持包括从130nm到45nm的半导体工艺，可以达到最高14Gb的数据吞吐率。HSS由接收数据、发送数据和内建PLL三大部分组成，支持双工和单工等多种工作模式。HSS支持多种应用环境，包括电缆连接、扩展连接单元接口（XAUI）、InfiniBand协议、串行ATA接口、串行连接SCSI接口、光纤互联、SONET以及背板（backplane）应用等。

出于减少功耗的考虑，HSS支持多种低功耗模式，所有的数据通道可以被关闭，内建PLL也可以被关闭。通过关闭不需要的通道和PLL，可以节省大部分的动态功耗。另外支持输出端信号强度调节等多种低功耗选择。

针对越来越复杂的信道环境，为了满足高速大容量业务的需要，IBM为HSS提供了完备而精确的仿真和模拟环境，能够得到精确的HSS配置结果从而得到最佳的信号质量。客户通过提取S-parameter，采用IBM提供的HSSCDR工具或者采用业界通用的AMI模型，以比Hspice高数十倍的仿真速度，得到最佳的HSS配置，调节发送和接受端的内建有限冲激响应滤波器（FIR），配合眼图（Eye-diagram）进行信号质量检测，得到包括频谱分析在内的多种图表，从而有效地辅助客户设计，如下图所示。

图7 HSSCDR眼图分析示意图

3 小结

本文针对超深亚微米工艺下通信集成电路芯片物理设计的各个难点，提出了相应的解决方案。本文首先分析了由通信集成电路固有特性所决定的，超深亚微米通信芯片物理设计所面临的挑战，如电源网络的稳定、时序的收敛问题、复杂时钟树的优化、高速串并/并串转换器应用等；接着较为详细地介绍了IBM解决方案，如基于ALSIM系列工具的电源网络的分析设计流程、统计静态时序分析方法（SSTA）、时钟树优化工具BCO，多种高性能的高速串并转换器及其完备而精确的仿真和建模环境等。因此，IBM所提出的芯片物理设计方法能有效地解决通信集成电路芯片在超深亚微米工艺下的物理实现难点，从而极大地促进通信芯片的开发与应用。