HDMI_1.4_2.0_RX_Subsystem_IP介绍和基础debug建议

Xilinx HDMI 1.4/2.0 RX的解决方案是由HDMI 1.4/2.0 Receiver Subsystem IP作为MAC和Video PHY Controller IP作为PHY组成，在板上，由外部电阻来实现TMDS level shifter，还有TMDS181作为retimer。

在PHY层，也就是Video PHY Controller IP，常见的问题是如果需要支持HDMI 2.0 RX所有的分辨率PHY需要哪些时钟。以GTH为例，见下图，对于RX而言，PHY需要两个参考时钟，分别是RX reference clock，DRU reference clock，才能支持所有的分辨率。

注意，RX refclk是来自HDMI RX source, 实际上来自于前面介绍的retimer，见下图，同tx refclk一样，RX refclk的频率也是取决于输入video的分辨率，最大不超过297MHz，因此，在XDC的约束文件里，可以对RX refclk的clock period约束为297MHz。与TX不同的是，RX refclk不需要rx_refclk_rdy，因为这个clock是来自于cable的。

DRU refclk来自于外部clock generator，而且DRU reclk是固定的频率，见下图:

HDMI RX的初始化也分为VPHY的初始化和HDMI RX的初始化。

VPHY的初始化流程图:

HDMI RX初始化流程图(详细内容, 请见文章最后的PG236链接):

常见的问题是VPHY或者HDMI RX初始化有问题，这时候可以打印VPHY和HDMI RX的log，和好的log作对比，看问题出在哪个环节。

另外HDMI 1.4/2.0 RX Subsystem IP提供了很多基于Xilinx开发板的demo，用户在做HDMI的设计或者debug问题，参考demo是一个有效的手段，详细内容，见PG236 -> ch6 example design。

PG236: 

https://china.xilinx.com/content/dam/xilinx/support/documentation/ip_documentation/v_hdmi_rx_ss/v3_2/pg236-v-hdmi-rx-ss.pdf

审核编辑 ：李倩