高速转换系统中DAC如何考量

高速的数据转换在设计中有很多和一般数据转换设计中相似的问题，需要可靠的设计和稳定的结构。从基础上来说，两者并无二致，但受限于芯片的限制，高速数据转换系统中更能窥见前沿的动态性能发展。
 
在一个高速数据转换系统中，放大器、DAC、ADC这些都是必不可少的。一般先考虑运算放大器，接下来是在数据转换中相当重要的采样/保持，再是DAC，ADC这些。
 

 
 

不管是兼容于ECL还是兼容于TTL的DAC，它们有很多组成部分是相同的，尤其是核心电流控制部分。目前最典型的单片工艺可以做到的数模转化器，12位分辨率，还原时间25ns，精度±0.01%，差不多都在这个范围内。这种高速、高分辨率、低功耗的DAC包含了高精度的电流开关、放大器、NPN等等。NPN中的薄膜电阻利用激光平衡技术能够在很宽的温度范围内维持12位的线性度。在这种DAC中，一般来说只有极少数电容因为太大而导致不能集成，需要作为滤波和旁路的片外器件。
 
高速DAC如何控制电流？
 
为了控制通过输出开关的电流能足够快，避免饱和十分重要，一旦晶体管饱和，恢复时间会递增。不同的DAC结构有不同的特点，二进制结构的DAC可以得到很高的精确度，但问题在于在如此宽的电流范围内，精确匹配分立的电源流和开关是很难的。
 
12位DAC满刻度LSB电流仍然会太小难以匹配高速的开关。这种结构唯一的可取之处在于其不会损耗电流，耗散相比其他设计低得多。
 
另一种较为接近的方法是12位等值的电流开关，12位等值权的电流源与伺服控制环精确匹配。如果所有的晶体管和电阻都能匹配得很好，这是一种很理想的技术，在失效性能上是控制得最小的，代价是高功率耗散。
 
实际设计中，数模转换器一般都是混合这两种设计。相同电流密度的MSB电流与LSB电流持续匹配。为了尽可能控制失效性能，DAC传播延迟在负值的同时也有正的逻辑变化；为了解决低位高电流供应，会牺牲提供的差动驱动器。如果以牺牲差动驱动器为代价来解决低位高电流供应，那芯片必须附加十二位的差动输入。
 
设计中的误差源
 
首先，为了使器件能够保持高速，一个合适阻值的齐纳击穿是很有必要的。当ECL处在低电平时，本该截止的基极即使微导通，传导的总量对于一个12位的DAC来说还是能够承受的。
 
上面说到，薄膜电阻利用激光平衡技术能够在很宽的温度范围内维持线性度。晶体管和薄膜电阻的匹配就是其中的误差源。合理的晶体管匹配加之伺服环路的补偿作用，能将温度偏移性能控制得很好。配合合适的电阻选择，可以获得极其优秀的阻抗匹配。这种水平的设计做到一个高增益的，有±1/2LSB线性度的DAC不是难事。
 
剩下的两个误差源来自输出阻抗以及重叠误差。输出阻抗比较好确定，比较公式化，通过合适的设计即可消除。重叠误差的产生就有很多原因了。首先就是补偿产生的重叠误差，在R-2R梯度的反向线中电阻产生。这种效应可以通过尽可能减小梯度返回的阻抗来优化。
 
ECL DAC更佳的性能
 
通常在设计中都会利用ECL DAC，比较于TTL DAC，ECL的逻辑延迟更小、噪声更低，还有一点则是ECL数据寄存器有着更低的数据不对称性。数据不对称性产生于所有数字输入在相同的时间内不改变的时候，这种不对称性可以理解为DAC输出端口的失效率。
 
这个数值，一般通过测量LSB的单位失效区域来给出。失效时间的测量中，峰值失效振幅是器件带宽的函数，当带宽减少时，峰值幅度将会减小，失效将持续更长的时间。如果想进一步减小失效，可以进一步在DAC后面带有的跟踪和保持电路上做优化。
 
小结
 
高精度高速的数模转换器对于设计、版图、工艺、制造的要求都很高，必须严格把控设计中所有的单元都有着足够的精度。
 
不管是兼容于ECL还是兼容于TTL的DAC，它们有很多组成部分是相同的，尤其是核心电流控制部分。CMOS技术也已经在数模转换器中展现出了相当高的性能，虽然基于CMOS的DAC分辨率上做到双极技术和差不多，但是速度这一指标上还是落下了双极技术不少。GaAs技术近年来也开始被用于设计超高速DAC，其拓扑结构在某种程度上和双极设计十分相似。