自适应IP能否应对低功耗物联网挑战

　　我们正处于使用“智能”设备自动化日常活动和业务流程的浪潮中。保持低功耗配置很重要，尤其是对于电池供电的设备。由于 LPDRAM 的低功耗预算、高性能和更小的板上占位面积，嵌入式系统设计人员在逻辑上被其所吸引。

　　嵌入式应用中的设备使用多种 DRAM 技术，如图 1 所示。考虑到这一领域的密度和速度要求，LPDDR 是物联网应用的正确解决方案。据美光科技称，LPDDR2 用于许多更高带宽/性能的应用，预计将使用相当长的一段时间。

　　片上系统 （SoC） 设计使用了大量第三方 IP。以至于调查显示，典型 SoC 中 IP 内容的百分比为 70% 或更多。这包括与片外动态 RAM （DRAM） 通信的 LPDDR 内存子系统。

　　设计高性能、可靠的 LPDDR 内存子系统绝非易事，因为它的接口通常是 SoC 中使用的最高频率信号，如果它出现故障或不稳定，系统就会变得无法使用。

　　在 28 nm 工艺节点制造时，SoC 半导体在低功耗和性能方面最具成本效益。管理静态和动态变化是设计人员在高级工艺节点中实施 SoC 设计时的众多考虑因素之一。由于多种原因，这些细微的变化正在成为最重要的考虑因素。

　　静态变化是芯片制造过程的结果，没有两个设备的行为完全相同。需要仔细的设计规划和执行以适应大量设备的预期行为之间的微小差异，以确保成品按预期执行。

　　芯片本身只有一块。与芯片接口的封装、印刷电路板 （PCB） 或系统基板和外部组件都有其自身的静态变化，在考虑整体系统性能和可靠性时也必须将其考虑到设计中。板型选择不当会大大降低工作系统的良率。

　　当芯片在运行时，由于系统环境的波动，它会经历动态变化。这些包括温度或电压变化，也许还有其他难以预测的环境变量。尽管如此，系统必须设计成能够承受现场的这些动态条件。一种技术是使用保护带来管理广泛的预期操作条件。但是，通常会为了可靠性而牺牲性能。如果对设计规范应用了错误的保护带，如果运行条件超出预期标准，系统可能会出现可靠性问题。

　　设计人员面临的挑战是确保设备或系统满足性能和可靠性目标。他或她花时间使用来自不同操作条件的示例测试和评估系统，目的是“调整”设备或系统，使其在消费者遇到的预期静态和动态变化范围内运行。

　　自适应类型的 IP 可以发挥重要作用，因为它可以测量对性能和可靠性至关重要的相关参数，然后自动进行调整以确保参数得到优化。这些精确的测量和校正将在系统初始化期间进行，并在系统运行期间定期再次进行。

　　自适应例程运行速度快，对系统操作和吞吐量的影响很小，并且有足够的自由度来纠正大范围的变化。由于自适应 IP 位于芯片中，因此每个系统都针对每个组件的静态变化和系统环境引起的动态变化进行了优化。这意味着该芯片不断优化其操作，以向消费者提供具有稳健性和可靠性的最佳性能。

　　（非）可预测的 DDR IP

　　让我们将大多数 SoC 中的 DDR 内存子系统视为自适应 IP。当然，设计人员会参考 JEDEC DDR 内存规范中规定的各种信号训练例程。他们找不到时钟域交叉 （CDC） 问题的解决方案：在读取操作期间，DDR SDRAM 和其他相关数据生成的数据选通信号 （DQS） 必须与 SoC 系统时钟正确同步。这些时钟域的相位和延迟之间的关系受静态和动态变化的影响，难以预测或建模。

　　通常，设计人员会部署一个 DDR 子系统来对多个系统进行台架测试和测量，这些系统具有跨越各种操作角的多个组件。一旦有足够的数据，就会决定如何设置接口时序，从而使所有系统都可能在测试场景中执行。然而，这个过程可能需要几天甚至几周的时间，并且不能保证每个系统在每个操作场景中都能完美运行。

　　解决方案是 DDR 自适应 IP。在系统初始化期间，自适应 IP 测量 DQS 和 SoC 时钟之间的相位和延迟差异，并对接口进行编程，以对齐该特定系统的两个域。在系统运行期间，自适应 IP 会定期重新检查相位和延迟，并在需要时重新校准时序。

　　使用这种方法，系统启动是自动化的，因为自适应 IP 可以为每个设备和系统找到最佳操作点。使用自适应 IP 可以实现最佳系统性能，并确保系统在变化的运行条件下保持稳定运行。即使在当今先进的半导体工艺节点中以低功耗运行为目标。

　　自适应 IP 正在被广泛采用。我们预测，随着我们转向未来要求更高性能和更小功率占用的 LPDRAM 标准，这将是一项基本要求。

　　审核编辑：郭婷