信号被上拉，但电平不是3.3V的原因

      一般在芯片的GPIO口内部是开漏的状态下，外部需要连接上拉电阻，一般连接方式如下图，而且理想的高低电平应该是低电平电压值接近0V，高电平状态值在3.3V左右。

但是在这边实际测试的情况下却遇到一个问题：高电平状态电压先是3.3V，后面又被拉低到2.567V。

这个情况非常奇怪，开始被没有找到原因，直到翻看MASTER 芯片的规格书，发现它的这个GPIO口内部是有一个35K的下拉电阻的。

根据分压原理，35K的下拉电阻和10K的上拉电阻，中间的分压点电压计算就是3.3V*35/(35+10)=2.567V。理论分析对得上实际测试结果。

那么在这种情况下，预防高电平状态的电压阈值不够，就只能把上拉电阻值调小了，最后选择调整为2.2K。那么进行计算，分压点电压V=3.3V *35/(35+2.2) =3.1V。

那么3.1V的电压就没有什么风险了。



审核编辑：刘清