芯片设计之PLD静态时序分析

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描述

静态时序分析在电路设计中的作用重要。

如果电路出现建立时间(根据网络资料理解:为将信号稳定建立,数据输入端信号保持稳定的最短时间)错误,电路工作速度变慢。

如果电路出现保持时间(根据网络资料理解:为使传递信号正确,输入信号保持稳定的最短时间,若保持时间错误,正确的输入信号会被其他输入信号覆盖或不能按时传输到对应位置,导致输入信号错误)错误,电路可能不能正常工作。

一个芯片电路通常包含四种类型的时序路径:

(1)从芯片内部的源D触发器(发送数据的触发器)开始,经过一系列数据云图(一系列组合逻辑电路),送达到芯片内部的目标D触发器的数据端。

(2)输入路径,从芯片的输入端,经过一系列数据云图,送达到芯片内部的D触发器。

(3)输出路径,芯片内部的D触发器,经过一系列数据云图,送达到芯片的输出端。

(4)信号从芯片输入端经过一系列组合逻辑电路达到芯片输出端,时钟信号对其不产生影响。

所有的时序分析均基于以上四种时序路径分析。归纳以上四种路径,所有的输入信号均来源于芯片输入端和时钟输入,所有的输出信号都输出到芯片输出端或下一个时序器件的输入端。

时序

图片来源:学堂在线《IC设计与方法》

Quarus Ⅱ工具(PLD设计工具,PLD是可编程器件,一种芯片的设计方式)有两种方式进行静态时序分析。

一种是自动化的方式,点击编译按钮,Quarus Ⅱ工具会自动完成包括静态时序分析、布局布线等工作。

另一种是手动的方式,在大型设计中,设计人员一般会采用手动方式进行静态时序分析。手动分析方式既可以通过菜单操作(个人理解:通过鼠标点击和键盘输入)进行分析,也可以采用Tcl脚本(工具控制语言,个人理解运用代码控制)进行约束和分析。

下图蓝框内为时序分析结果,需要关注的分析结果包括:时序分析约束的设置、芯片报告的总结、内部时钟率分析(芯片建立时间和保持时间的报告)、输入路径的建立时间和保持时间的报告、输出的TCO(时钟输出延迟)报告、组合逻辑路径延时报告。

时序

图片来源:学堂在线《IC设计与方法》

下图是时钟周期(Clock Period)的描述。

信号从源触发器(图中标有tco的黄色小矩形)输出到目标触发器(图中标有tsu的黄色小矩形)需经过内部组合电路B(图中标有B的圆形),经过内部组合电路B会产生延时。

时钟信号传递到源触发器会产生延时C,传递到目标触发器会产生延时E。因为传递到源触发器和目标触发器的路径不同,所以C和E不一定相同。

时钟信号到达触发器时,数据会经过tco(Clock to Out)的延时,再经过路径B(Data Delay)的延时,同时目标触发器需要tsu(Setup Time)的延时达到稳定。

除上述三个延时外,还需考虑时钟信号传递到触发器的延时。若E的延时大于C的延时,数据传输时间余量增多,其他条件不变,时钟周期(Clock Period)可以缩短。若C的延时大于E的延时,数据传输时间余量减少,其他条件不变,时钟周期(Clock Period)需要增加。

综上,时钟周期的描述公式如下图黄色矩形内的公式所示。芯片工作的最高频率为时钟周期的倒数。

时序

图片来源:学堂在线《IC设计与方法》

 

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