单芯片处理器已达极限了吗

苹果公司宣布推出M1 Ultra，再一次让爱好者和分析人士大吃一惊，M1 Ultra是M1 Max的变形，有效地将两块芯片融合为一块芯片。其结果是，软件将这种双芯片设计视为一块硅片。2022年3月，英伟达在其GPU技术大会上发布了类似的消息。该公司的首席执行官黄仁勋宣布，该公司将两块新款Grace CPU处理器融合为一块“超级芯片”。

不过，这两个公告的市场目标并不相同。苹果将目光投向了消费者和专业工作站领域，而英伟达则想在高性能计算领域展开竞争。目标上的差异越发凸显了一系列挑战将很快终结单块芯片设计时代。

多芯片设计并不新鲜，但最近5年，其受欢迎程度明显上升，超微半导体公司（AMD）、苹果、英特尔和英伟达都有不同程度的涉足。AMD采用芯粒设计Epyc和Ryzen处理器。英特尔则计划效仿Sapphire Rapids，这是一种即将推出的服务器市场架构，采用名为“磁贴”（tiles）的芯粒。目前，苹果和英伟达已经加入了这一行列，但其设计注重完全不同的用例。

现代芯片生产的固有挑战驱动了向多芯片设计的转变。晶体管小型化进程在减缓，而尖端设计中晶体管数量的增长却毫无放缓的迹象。 苹果的M1 Ultra拥有1140亿个晶体管和约860平方毫米的芯片面积或制造面积。（虽然暂无M1 Ultra的官方数据，不过一块M1 Max芯片的芯片面积为432平方毫米。）英伟达Grace CPU的晶体管数量也尚未公开，但与其一起发布的Hopper H100 GPU包含800亿个晶体管。

还有，2019年AMD发布的64核Epyc Rome处理器有395亿个晶体管。Counterpoint Research的分析师阿克沙拉•巴希（Akshara Bassi）在一封邮件中表示：“借助多芯片模块封装，芯片制造商（让晶体管数量为十亿以上的器件）有了更高的电源效率和（比）单芯片设计方案更好的性能，因为芯片面积越大，晶圆成品率的问题就会越突出。”除了创业公司Cerebras在尝试跨整个硅晶圆制造芯片外，芯片行业似乎一致认为，单芯片设计太麻烦了，不值得投入。 转向芯粒与芯片制造商的支持是同步的。台积电在早期就顺应了这种趋势，该公司提供了一套名为3DFabric的高级封装。

AMD在一些Epyc和Ryzen处理器设计中使用了属于3DFabric框架的技术，苹果的M1 Ultra中也几乎肯定地使用了相关技术。（苹果尚未证实这一点，但M1 Ultra由台积电生产。）英特尔有自己的封装技术，例如EMIB和Foveros。虽然该公司的芯片制造技术原本仅为独家使用，但随着英特尔代工服务的开放，该技术与行业产生了更广泛的关联。

Hyperion Research的高级分析师马克•诺索科夫（Mark Nossokoff）在一封邮件中说：“基础半导体设计、生产和（芯粒）封装的生态系统已经发展到要为设计节点提供支持，并经济、可靠地产出基于芯粒的解决方案。无缝集成芯粒功能的软件设计工具也已经（显著）成熟。” 芯粒会继续存在，但目前，这个领域还是一个个孤岛。

AMD、苹果、英特尔和英伟达的互连设计都各自采用独特的封装技术。 通用芯粒互连规范（UCIe）希望将行业整合在一起。该开放标准于2022年3月2日发布，它提供了一个针对“有成本效益”性能的“标准”2D封装，以及一个针对尖端设计的“高级”封装。UCIe还通过PCIe和CXL支持封装外连接，可用于高性能计算环境中多个机器间的多芯片连接。

UCIe只是一个开始，而行业对该标准的接受程度如何还有待观察。“最初推广UCIe的创始成员代表了一批杰出贡献者，他们来自广泛的技术设计和制造领域，包括高性能计算生态系统。”诺索科夫说，“但还有许多大企业尚未加入，包括苹果、AWS、博通公司、IBM和英伟达。” 英伟达已经推出了定制硅集成互连NVLink-C2C，成为UCIe的潜在竞争对手。

类似UCIe和NVLink-C2C的平台可能会制定一些竞赛规则，但不太可能改变正在进行的竞赛名称。苹果的M1 Ultra可以被视为矿井中的金丝雀，这表明多芯片设计正在走向你身边的家用计算机。 

审核编辑：刘清