西门子与联华电子合作帮助客户加快其集成产品设计的上市时间

西门子数字化工业软件近日与半导体晶圆制造大厂联华电子 （UMC） 合作，面向联华电子的晶圆堆叠 （wafer-on-wafer） 和芯片晶圆堆叠 （chip-on-wafer） 技术，提供新的多芯片 3D IC （三维集成电路） 规划、装配验证和寄生参数提取 （PEX） 工作流程。联电将同时向全球客户提供此项新流程。

通过在单个封装组件中提供硅片或小芯片 （chiplet） 彼此堆叠的技术，客户可以在相同甚至更小的芯片面积上实现多个组件功能。相比于在 PCB 上铺设多个芯片的传统配置，该方法不仅更加节省空间，还能以更低的功耗实现更出色的系统性能和更多的功能。

联华电子组件技术开发和设计支持副总裁郑子铭表示：“我们的客户现在可以使用经验证且可靠的晶圆制造设计套件与流程，来验证其堆叠组件的设计，同时校正芯片对齐与连接性，并提取寄生参数，以便在信号完整性仿真中使用。联电与西门子 EDA 的共同客户对高性能计算、射频、人工智能物联网等应用的需求正日渐增长，随之带来对 3D IC 解决方案的大量需求，此次联电与西门子的合作将帮助客户加快其集成产品设计的上市时间。”

联华电子开发了全新的混合键合 （hybrid-bonding） 3D 版图和电路比较 （LVS） 验证和寄生参数提取工作流程，使用西门子的 XPEDITION Substrate Integrator 软件进行设计规划和装配、西门子的Calibre 3DSTACK 软件进行芯片间的连接性检查，同时使用 Calibre nmDRC 软件、Calibre nmLVS 软件和 Calibre xACT 软件来执行 IC 与芯片间扩展物理和电路验证任务。

西门子数字化工业软件电子板系统高级副总裁 AJ Incorvaia 表示：“西门子非常高兴能够与联华电子进一步深化合作，为双方共同客户提供更优解决方案。随着客户不断开发复杂度更高的设计，我们已经准备好为其提供所需的先进工作流程，以实现这些复杂设计。”　　

      审核编辑：彭静