RISC-V CPU调试机制的设计原理

处理器/DSP

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RISC-V

本文将详细介绍RISC-V CPU调试机制的设计原理,架构如下图:

RISC-V

如胡振波老师所说,CPU调试机制可能比CPU core本身的调试还要费时间,cpu进入debug模式,此时pc应指向debug rom,在debug rom内,cpu会根据当前状态执行一段固定程序,程序入口包括entry、resume或exception。

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entry的作用是将s0存入CSR_DSCRATCH寄存器、然后进行状态寄存器检查、s1存到debug ram最后位置(DEBUG_RAM + DEBUG_RAM_SIZE - 4)、接着程序跳入DEBUG_RAM。

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RISC-V

调试需要通过debug ram完成,比如,要对SoC中的寄存器或内存进行写入操作,就需要先将如下程序和数据通过dtm写入到debug ram:

RISC-V

为什么RISC-V External Debug Support Version 0.11nov12这个spec规定32位的risc-v至少要28byte(7 words)的debug ram?

 

  审核编辑:汤梓红
 
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