Cadence扩大与Samsung Foundry的合作,共同推进3D-IC设计

内容提要

使用 Cadence Integrity 3D-IC Platform 的参考流程可用于 die-on-die 3D-IC 堆叠

目前的合作旨在帮助客户在堆叠晶粒设计中实现最佳的硅通孔摆放方案

用户可以在晶粒上设计最佳的 3D 结构摆放方案，减少面积和线长的不利影响，同时优化每个晶粒的 PPA 结果

 楷登电子（美国 Cadence 公司，NASDAQ：CDNS）作为“三星先进代工厂生态系统（SAFE）”中的合作伙伴，于今日宣布扩大与 Samsung Foundry 的合作，以加速 3D-IC 设计。得益于两家企业的持续合作，使用 Cadence Integrity 3D-IC 平台的参考流程现已启用，以推进 Samsung Foundry 的 3D-IC 设计方法。使用 Cadence 平台，客户可以创建复杂的新一代超大规模计算、移动、汽车和 AI 应用，显著优化每个晶粒的功率、性能和面积（PPA）。

与 2D 配置相比，当芯片以 3D-IC 的配置堆叠时，因为存在大型 3D 结构如连接堆叠芯片的硅通孔（TSV），设计的 PPA 可能会受到影响。除了阻挡标准单元摆放区域外，这些结构还阻挡了布线资源。

Cadence Integrity 3D-IC 平台缓解了这些传统挑战，使用户能够创建多个 TSV 插入方案，并在晶粒上设计出最佳的 3D 结构摆放方案，减少线长的不利影响，同时提高 PPA 和生产力。使用该平台，用户可以在单个平台上进行 3D-IC 设计规划、实现和签核，使设计过程更加快速便捷。

“在先进节点上创建叠层晶粒设计的客户希望在不影响 PPA 的情况下利用我们的技术优势，”三星电子代工设计技术团队副总裁 SangYun Kim 说，“我们与 Cadence 的合作取得了丰硕的成果，利用先进的 3D-IC 功能为我们的共同客户提供了创新的技术，帮助他们构建 3D 设计，同时不会因为多晶粒堆叠带来的额外结构而影响 PPA 指标。与 Cadence 合作成功推出 3D-IC 系统规划参考流程后，相信我们的客户可以实现其多晶粒堆叠设计的独特设计目标。”

“得益于与 Samsung Foundry 的最新合作，我们的客户能够克服 3D-IC 设计中出现的典型挑战，同时并行优化 PPA，”Cadence 数字和签核事业部副总裁 Vivek Mishra 表示，“Integrity 3D-IC 平台将领先的硅及封装实现与系统分析功能结合起来，帮助设计人员提高整体生产力。凭借 Samsung Foundry 的先进 3D-IC 能力和 Integrity 3D-IC 平台，我们的客户可以获得高质量、多晶粒实现的最佳解决方案。”

Integrity 3D-IC 平台支持 Cadence 的智能系统设计（Intelligent System Design）战略，旨在实现 SoC 卓越设计。

关于 Cadence

Cadence 在计算软件领域拥有超过 30 年的专业经验，是电子系统设计产业的关键领导者。基于公司的智能系统设计战略，Cadence 致力于提供软件、硬件和 IP 产品，助力电子设计从概念成为现实。Cadence 的客户遍布全球，皆为最具创新能力的企业，他们向超大规模计算、5G 通讯、汽车、移动设备、航空、消费电子、工业和医疗等最具活力的应用市场交付从芯片、电路板到完整系统的卓越电子产品。Cadence 已连续八年名列美国财富杂志评选的 100 家最适合工作的公司。如需了解更多信息，请访问公司网站 cadence.com。

　　审核编辑：汤梓红