台积电1nm，如何实现？

在鼓励员工休假风波后，台积电承诺将持续投资台湾。继竹科2纳米厂之后，据了解，台积电将启动先导计划，预计最新2纳米以下（1纳米）制程拟落脚新竹科学园区辖下的桃园龙潭园区，这也代表国科会明年将展开龙潭园区三期园区报编程序，扩大北部半导体聚落。

全球景气趋缓、经济下行风险让科技大厂一举一动被放大检视，台积电日前因鼓励员工正常休假而受到关注，深夜发声明强调营运正常，且2023年仍会是成长的一年，同时允诺将持续投资台湾。去年竹科宝山二期扩建案通过环评之后，台积电2纳米厂今年第三季已展开整地工作，下一世代设厂位址成为瞩目焦点。

据科技人士透露，台积电下一个先进制程据点，确定将落脚在竹科园区的桃园龙潭基地，由于台积电在龙科已有2个先进封测厂，再加上竹科的地缘、人才支援，「这是最好的位置」。其实，台积电早在2019年时就传出曾评估过将晶圆制造厂设在龙潭园区新用地，但后续因不明原因而暂时搁置，之后更有二纳米以下先进制程重回中科设厂等业界传言。

竹科辖下的龙潭园区基地现有从业员工数约7,000人，整体年营业额超过500亿元，进驻事业主要为积体电路、光电与生技产业等，已有包括台积电、合晶科技、美商苹果台湾分公司等产业进驻，今年3月超能高新材料公司新厂才刚动土，让整个科技产业聚落完整。园区近期因台商回台投资土地需求大增，若台积电要再回到桃园龙潭园区，势必要再启动龙潭园区三期开发计画。

对此，竹科管理局长王永壮表示，关于个别厂商布局情况，在厂商宣布之前不便透露，但单纯以龙潭园区来说，第一期事业专用区用地已差不多满了，第二期主要规划为公园、绿地开放空间，未来若有新厂想要进驻、设厂，确实要展开第三期基地评估规划工作。

台积电未来若要将2纳米以下先进制程晶圆厂进驻龙潭，水电需求是否满足？经济部官员表示，不便针对单一企业评论，但厂商若有设厂等投资需求，都会与经济部联系，盘点水电等需求。若5年后，龙潭园区第三期基地开发完毕、后续有更多新厂商进驻时，水电是否仍然无虞？官员强调，届时新竹海淡水厂机制已建置完备、桃园用水不再「南供」，加上大潭电厂三个燃气新机组上线，供水、供电届时都应没有问题。

台积电1nm，如何实现？

半导体研发再突破！中国台湾大学、台积电与麻省理工学院（MIT）共同发表研究，首度提出利用「半金属铋」（Bi）作为二维材料的接触电极，可大幅降低电阻并提高电流，使其效能几与硅一致，有助实现未来半导体1纳米的挑战。这项研究已于《Nature》 期刊公开发表。

台大今（14日）指出，目前硅基半导体主流制程，已进展至五纳米及三纳米节点，芯片单位面积能容纳的电晶体数目，也将逼近半导体主流材料「硅」的物理极限，芯片效能无法再逐年显著提升。一直以来科学界对二维材料寄予厚望，却苦于无法解决二维材料高电阻、及低电流等问题，以至于取代硅成为新兴半导体材料一事，始终是「只闻楼梯响」。

此次由台大、台积电与麻省理工学院（MIT）共同发表的研究，首先由美国麻省理工团队发现在二维材料上搭配半金属铋（Bi）的电极，能大幅降低电阻并提高传输电流。随后台积电技术研究部门（Corporate Research）将铋（Bi）沉积制程进行优化，台大团队并运用氦离子束微影系统（Helium-ion beam lithography）将元件通道成功缩小至纳米尺寸，终于获得这项突破性的研究成果。

台大电机系暨光电所吴志毅教授进一步说明，使用铋为接触电极的关键结构后，二维材料电晶体的效能不但与硅基半导体相当，又有潜力与目前主流的硅基制程技术相容，有助于未来突破摩尔定律的极限。虽然目前还处于研究阶段，但该成果能替下世代芯片提供省电、高速等绝佳条件，未来可望投入人工智能、电动车、疾病预测等新兴科技的应用。

这项合作自2019年展开，合作时间长达一年半，包括台大、台积电、麻省理工学院等皆投入研究人力。

台大与台积电之间的合作缘份，早自2013年开始，由科技部支持组成产学大联盟，投入半导体前瞻技术研发，其中第一期计划（2013年至2017年）累计81项专利申请（70件已获证）；2018年起执行第二期「超3纳米前瞻半导体技术研究」计划，研发成果专利申请有39件。

台积电技术研究组织副处长暨台积电－中国台湾大学联合研发中心副主任林春荣表示，科学研究能够驱动产业发展，台积公司多年来致力研发、推动创新，并持续与全球知名大学合作。此次的研究成果再次体现了产学合作的重要性。

1nm后的晶体管，imec将CFET纳入路线图

在 VLSI 2021 上，imec 推出了 forksheet 器件架构，以将纳米片晶体管系列的可扩展性扩展到 1nm 甚至更领先的逻辑节点。在forksheet器件中，由于减小了 n 型和 p 型晶体管之间的间距，因此可以使有效沟道宽度大于传统的环栅纳米片器件。这有利于晶体管的驱动电流（或直流性能）。此外，更小的n-to-p间距可以进一步降低标准单元高度，逐步将标准单元推向4T轨道高度设计，这意味着4条单元内金属线适合标准单元高度范围。

但是对于 4T cell设计和 16nm 的金属间距，即使叉板变得太窄，也难以提供所需的性能。P. Schuddinck 等人在 2022 年 VLSI 论文中强调了这一挑战。这就是互补 FET 或 CFET 可以提供缓解的地方。因为在 CFET 架构中，n 和 pMOS 器件相互堆叠，从而进一步最大化有效沟道宽度。

Julien Ryckaert：“在 CFET 架构中，n 型和 pMOS 器件相互堆叠。堆叠从单元高度考虑中消除了 np 间距，允许进一步最大化有效沟道宽度，从而进一步最大化驱动电流。我们还可以使用由此产生的面积增益将轨道高度推至 4T 及以下。”

图1.从 FinFET 到 nanosheet 到 forksheet，最后到 CFET。

两种不同的实现方案：monolithic和 sequential

研究人员正在探索两种可能的集成方案，以实现具有挑战性的 nMOS-pMOS 垂直堆叠：单片（monolithic）与顺序（sequential）。

单片 CFET 流程从底部通道的外延生长开始，然后是中间牺牲层（sacrificial layer）的沉积，然后是顶部沟道的外延生长。Naoto Horiguchi表示：“虽然这似乎是构建 CFET 最直接的方法，但处理流程相当复杂。例如，堆叠方法产生了非常高的纵横比垂直结构，这为进一步图案化鳍、栅极、间隔物和源极/漏极触点带来了关键挑战。”

或者，可以使用由几个块组成的顺序制造流程来制造 CFET。

首先，底层设备被处理到contacts。接下来，使用晶圆对晶圆键合技术，通过晶圆转移在该层的顶部创建一个覆盖半导体层。然后，集成顶层器件，连接顶栅和底栅。Julien Ryckaert说：“从集成的角度来看，这个流程比单片流程更简单，因为底层和顶层设备都可以以传统的‘二维’方式单独处理。此外，它还提供了为 n 型和 p 型器件集成不同沟道材料的独特可能性。”

PPAC 基准测试：（优化的）顺序 CFET 是单片 CFET 的有效替代方案

在P. Schuddinck 等人在 2022 年发表的 VLSI 论文中，作者提出了 4T 标准单元设计中单片 CFET 与顺序 CFET 的 PPAC 评估 。

Julien Ryckaert说：“从这个基准来看，使用单片工艺流程制造的 CFET 消耗更少的面积，并且优于其有效电容增加的连续对应物。然而，我们表明，通过应用三个优化，我们可以将顺序 CFET 的轨迹与单片 CFET 的轨迹相提并论：（1）自对准栅极合并（图中的（v2）），（2）省略栅极cap (v3) 和 (3) 使用混合定向技术，称为 HOT。”

图2.nansoheet (NS)、forksheet (FS) 和 CFET（单片和顺序）的栅极横截面。基本顺序 CFET (=v1) 比单片设计更宽、更高。通过优化流程（包括自对准栅极合并 (v2) 和无栅极帽 (v3)），顺序 CFET 在面积消耗方面接近单片 CFET（也在 VLSI 2022 上介绍）。

HOT 允许独立优化顶部和底部器件的晶体取向和应变工程，而不会增加工艺流程成本。例如，在 n-on-p 配置中，可以在顶部使用具有 <100> 取向的硅片，从而为顶部 nMOS 器件提供最高的电子迁移率。而对于底部，pMOS 空穴迁移率受益于 <110> 硅片取向。Julien Ryckaert：“尽管单片 CFET 仍然是首选，但顺序工艺流程的独特之处在于它可以利用晶圆方向的这种差异。

通过这些优化，我们的基准测试表明，对于未来 4T 轨道设计，顺序 CFET 流程可以成为更复杂的单片 CFET 的有效替代方案。”

逐步改进模块和集成步骤

近年来，imec 报告了在改进单片和顺序 CFET 的模块和集成步骤方面取得的进展。

例如，在 VLSI 2020 上，imec 率先展示了通过优化关键模块步骤实现的单片集成 CFET 架构 。

对于顺序 CFET，也报告了逐步改进。尽管底层和顶层器件可以以传统的“二维”方式分开处理，但晶圆转移带来了特定的挑战。例如，它对层转移和顶层设备处理都具有热预算限制（大约 500°C 或以下），以避免对底层设备产生任何负面影响。这是顶层器件的栅极堆叠可靠性的一个问题，它通常需要 900°C 量级的热步骤。

早些时候，imec 展示了保持良好栅极堆叠可靠性的新方法，其中包括对 pMOS 顶部器件进行低温氢等离子体处理。

优化的低温 Smart Cut TM层转移工艺——顺序 CFET 的关键构建模块

在 A. Vandooren 等人在 2022 年发表的 VLSI 论文中，imec 评估了三种不同的层转移过程 。在本文中，作者研究了各种工艺选项对顶部（完全耗尽的绝缘体上硅 (FD-SOI)）和底部（体 FinFET）器件的器件性能的影响。 

Naoto Horiguchi说：“从成本的角度来看，特别有前途的是 SOITEC 的低温 Smart Cut TM流程，它使用工程化的体施主晶圆来实现低温下的薄层分裂。这种方法的美妙之处在于它允许重复使用供体晶圆，使其成为一种具有成本效益的解决方案。其他两种方法都依赖于通过研磨和硅回蚀去除衬底，这不允许重新使用供体晶圆。”

图3.SOITEC 低温 Smart Cut TM层转移流程的描述，无固化或低温固化（也在 2022 VLSI 上展示）。

通过进一步优化，在使用低温 Smart Cut 进行概念验证层转移后处理的顶级器件显示可以从降低的电气性能中恢复。Naoto Horiguchi表示：“由于未经优化的低温固化，这些设备的电子迁移率较低。Soitec 进一步开发了其解决方案，表明我们可以通过优化低温固化步骤来恢复迁移率损失，从而提高 Si 通道的晶体质量。鉴于这种方法的成本效益，我们认为具有新开发工艺条件的 Smart Cut TM是在顺序 CFET 工艺流程中执行层转移的有效选择。

它提供了一个通用流程，支持 CFET 之外的 3D 顺序堆叠应用，例如 memory-on-logic 或 logic-on-logic 的 3D 顺序集成。”

图 4 - 低温 Smart Cut TM层转移方法的电子有效场迁移率与反转电荷，比较优化和参考（概念验证）工艺条件。该图显示了 Opt 改进的移动性。B（紫色），表示额外的低温固化步骤（也在 VLSI 2022 上介绍）。

通过这些测试设备，作者还展示了顶部和底部设备之间良好的电气互连性，并通过功能逆变器链进行了验证。此外，如上所述，通过集成氢等离子体处理步骤，可以保持顶层 pMOS 器件的栅极堆叠可靠性。

图5.3D 顺序堆叠器件的 TEM 横截面（也在 VLSI 2022 上展示）。

“我想强调的是，这种架构还不是真正的 CFET 实现，”Naoto Horiguchi 补充道。“例如，在设想的顺序 CFET 架构中，底部器件的金属互连层 (M1B) 不存在。A. Vandooren 的 VLSI 论文中展示了我们的测试工具，用于演示改进的层转移作为顺序 CFET 和其他 3D 顺序堆叠实现的关键模块。

未来，IMEC 表示，将继续努力优化集成步骤，最终将展示真正的顺序 CFET 实施。

编辑：黄飞