FPGA与CPLD的区别

　1.FPGA与CPLD的区别？

　　

2.Latch和Register区别？行为描述中Latch如何产生？本质的区别在于：latch是电平触发，reg是边沿触发。时序设计中尽量使用reg触发。行为描述中，如果对应所有可能输入条件，有的输入没有对应明确的输出，系统会综合出latch。比如：

　　always@（ a or b） //缺少else语句      begin       if（a==1）          q 《= b;   end

　　always@（posedge clk or negedge rst_n）begin//case语句没有defaultif（！rst_n）state 《= IDLE;else begincase（state）a:balabala;b:balabala;endcaseendend

　　3.对竞争冒险的理解，以及如何消除？在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。

　　4. FPGA结构一般分为哪三个部分？1、可编程逻辑块（LAB）2、可编程I/O模块3、可编程内部连线5. WHEN_ELSE条件信号赋值语句和IF_ELSE顺序语句的异同？WHEN_ELSE条件信号赋值语句中无标点，只有最后有分号；必须成对出现；是并行语句，须放在结构体中。IF_ELSE顺序语句中有分号；是顺序语句，必须放在进程中

　　6. 用VHDL/Veilog HDL语言开发可编程逻辑电路的完整流程？文本编辑→功能仿真→逻辑综合→布局布线→时序仿真。

　　* 所谓综合，就是根据设计功能和实现该设计的约束条件（如面积、速度、功耗和成本等），将设计输入转换成满足要求的电路设计方案，该方案必须同时满足与其的功能和约束条件。综合的过程也是设计目标的优化过程，其目的是将多个模块化设计文件合并为一个网表文件，供布局布线使用，网表中包含了目标器件中的逻辑单元和互连的信息。*布局布线就是根据设计者指定的约束条件（如面积、延时、时钟等）、目标器件的结构资源和工艺特性，以最优的方式对逻辑元件布局，并准确地实现元件间的互连，完成实现方案（网表）到使实际目标器件（FPGA或CPLD）的变换。

　　7. Quartus编译器编译FPGA工程最终生产两种不同用途的文件？它们分别是.sof和.pof。sof是SRAM Object File，下载到FPGA中，断电丢失。 pof是Programmer Object File，下载到配置芯片中，上电重新配置FPGA。

　　8.异步信号同步方式？单比特数据，打两拍后检测打拍后信号变化沿。若快时钟域信号进入慢时钟域，则先扩展位宽再打两拍。多比特数据，使用异步FIFO桥接。在数据量不大，带宽要求不高的场合可以采用握手同步方式（利用单比特握手信号打两拍同步方式找到数据稳定时刻，保证上游握手信号拉高时数据稳定不变）。

　　9. SRAM和DRAM的区别？SRAM是静态随机访问存储器，由晶体管存储数据，无需刷新，读写速度快。DRAM是动态随机访问存储器，由电容存储数据，由于电容漏电需要动态刷新，电容充放电导致读写速度较SRAM低。但DRAM成本较低，适合做大容量片外缓存。

　　10.逻辑设计中竞争与冒险概念，如何识别和消除？竞争：在组合逻辑电路中，信号经过多条路径到达输出端，每条路径经过的逻辑门不同存在时差，在信号变化的瞬间存在先后顺序。这种现象叫竞争。冒险：由于竞争而引起电路输出信号中出现了非预期信号，产生瞬间错误的现象称为冒险。表现为输出端出现了原设计中没有的窄脉冲，即毛刺。常见的逻辑代数法判断是否有竞争冒险存在：只要输出逻辑表达式中含有某个信号的原变量A和反变量/A之间的“与”或者“或”关系，且A和/A经过不同的传播路径，则存在竞争。解决办法一是修改逻辑表达式避免以上情况，二是采样时序逻辑，仅在时钟边沿采样，三是在芯片外部并联电容消除窄脉冲。

　　11. 格雷码特点及其应用？连续的格雷码之间只有单比特信号变化，多用在异步时钟域处理上，如异步FIFO中地址指针的索引就采用格雷码编码。分析：只有单比特信号跨时钟域时，我们能通过双触发器构成的同步器在另一个时钟域内得到有效脉冲，但多比特信号若采用同样的方法，会出现各个比特更新时刻不一致导致数据错误的情况。而在异步FIFO设计中，两侧信号属于不同时钟域，FIFO必须通过对比来自不同时钟域的读写地址指针数值给出空满指示信号，地址指针需要多个比特信号才能代表FIFO深度。格雷码的单比特变化特性正好适用于这一场合，使用单比特信号同步策略完全适用于格雷码。

　　12. 亚稳态的产生原因及消除方式？在异步系统中，寄存器建立保持时间不满足引起亚稳态。典型的场合为数据跨时钟域传输和异步复位电路。在异步传输过程中，通过单比特信号双寄存器同步，多比特信号FIFO桥接的方式消除亚稳态（实际上异步信号同步方式即为异步传输过程中亚稳态的消除方式）。通过异步复位，同步释放可消除异步复位引起的亚稳态。

　　13. 时钟抖动和时钟偏移的概念及产生原因，如何避免？时钟抖动jitter：指时钟信号的跳变沿不确定，故是时钟频率上的不一致。时钟偏移Skew：指全局时钟产生的各个子时钟信号到达不同触发器的时间点不同，是时钟相位的不一致。jitter主要受外界干扰引起，通过各种抗干扰手段可以避免。而skew由数字电路内部各路径布局布线长度和负载不同导致，利用全局时钟网络可尽量将其消除。

　　14.什么是同步逻辑和异步逻辑？同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 x 有无变化，状态表中的每个状态都是稳定的。异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。

　　15. 同步电路和异步电路的区别？同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。

　　16. 时序设计的实质？时序设计的实质就是满足每一个触发器的建立/保持时间的要求。

　　17. 建立时间与保持时间的概念？建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。

　　18. 为什么触发器要满足建立时间和保持时间？因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。

　　19. 什么是亚稳态为什么两级触发器可以防止亚稳态传播？这也是一个异步电路同步化的问题。亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。使用两级触发器来使异步电路同步化的电路其实叫做“一位同步器”，他只能用来对一位异步信号进行同步。两级触发器可防止亚稳态传播的原理：假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳态，那么在下一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到来时，第二级触发器将不会出现亚稳态，因为其输入端的数据满足其建立保持时间。同步器有效的条件：第一级触发器进入亚稳态后的恢复时间 + 第二级触发器的建立时间 《 = 时钟周期。更确切地说，输入脉冲宽度必须大于同步时钟周期与第一级触发器所需的保持时间之和。最保险的脉冲宽度是两倍同步时钟周期。所以，这样的同步电路对于从较慢的时钟域来的异步信号进入较快的时钟域比较有效，对于进入一个较慢的时钟域，则没有作用 。

　　20. 时序约束的概念和基本策略？时序约束主要包括周期约束，偏移约束，静态时序路径约束三种。通过附加时序约束可以综合布线工具调整映射和布局布线，使设计达到时序要求。附加时序约束的一般策略是先附加全局约束，然后对快速和慢速例外路径附加专门约束。附加全局约束时，首先定义设计的所有时钟，对各时钟域内的同步元件进行分组，对分组附加周期约束，然后对FPGA/CPLD输入输出PAD附加偏移约束、对全组合逻辑的PAD TO PAD路径附加约束。附加专门约束时，首先约束分组之间的路径，然后约束快、慢速例外路径和多周期路径，以及其他特殊路径。

　　21. 附加约束的作用？1：提高设计的工作频率（减少了逻辑和布线延时）；2：获得正确的时序分析报告；（静态时序分析工具以约束作为判断时序是否满足设计要求的标准，因此要求设计者正确输入约束，以便静态时序分析工具可以正确的输出时序报告）3：指定FPGA/CPLD的电气标准和引脚位置。

　　22. 对于多位的异步信号如何进行同步？对以一位的异步信号可以使用“一位同步器进行同步”（使用两级触发器），而对于多位的异步信号，可以采用如下方法：1：可以采用保持寄存器加握手信号的方法（多数据，控制，地址）；2：特殊的具体应用电路结构，根据应用的不同而不同；3：异步FIFO。（最常用的缓存单元是DPRAM）

　　23. 锁存器（latch）和触发器（flip-flop）区别？电平敏感的存储器件称为锁存器。可分为高电平锁存器和低电平锁存器，用于不同时钟之间的信号同步。有交叉耦合的门构成的双稳态的存储原件称为触发器。分为上升沿触发和下降沿触发。可以认为是两个不同电平敏感的锁存器串连而成。前一个锁存器决定了触发器的建立时间，后一个锁存器则决定了保持时间。

　　24. FPGA芯片内有哪两种存储器资源？FPGA芯片内有两种存储器资源：一种叫BLOCK RAM，另一种是由LUT配置成的内部存储器（也就是分布式RAM）。BLOCK RAM由一定数量固定大小的存储块构成的，使用BLOCK RAM资源不占用额外的逻辑资源，并且速度快。但是使用的时候消耗的BLOCK RAM资源是其块大小的整数倍。

　　25. 什么是时钟抖动？时钟抖动是指芯片的某一个给定点上时钟周期发生暂时性变化，也就是说时钟周期在不同的周期上可能加长或缩短。它是一个平均值为0的平均变量。

　　26. FPGA设计中对时钟的使用？FPGA芯片有固定的时钟路由，这些路由能有减少时钟抖动和偏差。需要对时钟进行相位移动或变频的时候，一般不允许对时钟进行逻辑操作，这样不仅会增加时钟的偏差和抖动，还会使时钟带上毛刺。一般的处理方法是采用FPGA芯片自带的时钟管理器如PLL，DLL或DCM，或者把逻辑转换到触发器的D输入（这些也是对时钟逻辑操作的替代方案）。

　　27. FPGA设计中如何实现同步时序电路的延时？首先说说异步电路的延时实现：异步电路一半是通过加buffer、两级与非门等来实现延时（我还没用过所以也不是很清楚），但这是不适合同步电路实现延时的。在同步电路中，对于比较大的和特殊要求的延时，一半通过高速时钟产生计数器，通过计数器来控制延时；对于比较小的延时，可以通过触发器打一拍，不过这样只能延迟一个时钟周期。

　　28. FPGA中可以综合实现为RAM/ROM/CAM的三种资源及其注意事项？三种资源：BLOCK RAM，触发器（FF），查找表（LUT）；注意事项：1：在生成RAM等存储单元时，应该首选BLOCK RAM 资源；其原因有二：第一：使用BLOCK RAM等资源，可以节约更多的FF和4-LUT等底层可编程单元。使用BLOCK RAM可以说是“不用白不用”，是最大程度发挥器件效能，节约成本的一种体现；第二：BLOCK RAM是一种可以配置的硬件结构，其可靠性和速度与用LUT和REGISTER构建的存储器更有优势。2：弄清FPGA的硬件结构，合理使用BLOCK RAM资源；3：分析BLOCK RAM容量，高效使用BLOCK RAM资源；4：分布式RAM资源（DISTRIBUTE RAM）

　　29.查找表的原理与结构？查找表（look-up-table）简称为LUT，LUT本质上就是一个RAM。目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有 4位地址线的16x1的RAM。当用户通过原理图或HDL语言描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM，这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可

　　30. MOORE 与 MEELEY状态机的特征？Moore 状态机的输出仅与当前状态值有关， 且只在时钟边沿到来时才会有状态变化。Mealy 状态机的输出不仅与当前状态值有关， 而且与当前输入值有关。

　　31.多时域设计中，如何处理信号跨时域？不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响。信号跨时钟域同步：当单个信号跨时钟域时，可以采用两级触发器来同步；数据或地址总线跨时钟域时可以采用异步FIFO来实现时钟同步；第三种方法就是采用握手信号。

　　32. 说说静态、动态时序模拟的优缺点？静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；

　　33. 如何防止亚稳态？亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。解决方法：1 降低系统时钟频率2 用反应更快的FF3 引入同步机制，防止亚稳态传播（可以采用前面说的加两级触发器）。4 改善时钟质量，用边沿变化快速的时钟信号

　　34. 用D触发器实现2倍分频的逻辑电路？module divide_2（clk，rst，clk_out）;input clk，rst;output clk_out;reg clk_out;always @（posedge clk or negedge rst）if（！rst） beginclk_out《=0;endelse beginclk_out 《= ~clk_out;endendmodule

　　编辑：黄飞