通过缩短测试时间减少ASIC设计中的DFT占位面积

自过去十年以来，从消费类应用、网络或防御系统（包括传感器）开始的不同应用领域都是半导体VLSI电路技术的影响。对于ASIC（SoC）功耗，性能（时间）和面积始终是设计中具有挑战性的因素。根据用户应用，对上述一个或所有因素进行优化。除了PPA，处理IC结构测试-DFT时间也成为一项聚合挑战性的任务。由于设计复杂性每天都在增加数倍 - 由于摩尔定律，使用传统的DFT扫描方法可以测试ASIC，但它会导致更高的测试数据量和测试时间非线性增加。以前，测试成本是实施扫描压缩时唯一考虑的因素。与标准（未压缩）相比，任何压缩技术的关键要求都是保持较高的测试质量。测试压缩比在减少总测试时间方面起着至关重要的作用。在本文中，我们主要关注一种在芯片顶部使用最佳数量的测试通道来减少测试时间的方法，而不会影响测试质量。

一、简介

ASIC，如名称所定义，是为特定应用而设计的。可以使用不同的技术来创建ASIC，但由于高可靠性和低成本，CMOS很常见。对于ASIC（SoC设计），功耗、性能（时间）和面积是设计中具有挑战性的因素。根据应用权重，这些因素取决于ASIC。在这里，图1显示了不同的应用，表I列出了因子的权重。

表一

功率、面积和时间比较

第二。ASIC设计中扫描压缩的需求

早些时候，测试仪成本是实施扫描压缩时唯一考虑的因素。测试模式的数量取决于测试数据量和测试时间。模式截断选项会导致较低的测试覆盖率，并最终增加发往客户的百万分之缺陷部件 （DPM），从而影响良率 ［1］。因此，为了避免由于测试质量低而导致测试逃逸增加，业界已经认识到不可避免地需要压缩测试模式。下一代 ASIC （SoC） 设计流程具有更复杂的结构，这导致有新的故障模型和额外的测试模式来检测这些，压缩也有助于解决该因素 ［1］。

扫描压缩的结果如下 ［1］：

• 减少扫描数据存储器的要求

• 减少每个零件的测试应用时间

• 减少所需的扫描通道数量

• 缩短串行负载模式的仿真时间

A. 压缩技术简介

与标准（未压缩）ATPG相比，任何压缩技术的关键要求都是保持较高的测试质量。压缩技术基于传统的确定性ATPG，并使用相同的故障模型，通过熟悉的流程［1］获得类似的测试覆盖率。它通过改进扫描测试数据的压缩和减少测试时间来扩展ATPG。它通过使用少量扫描通道控制大量内部扫描链 ［1］ 来实现扫描测试数据的压缩。

B. 基本压缩术语

对于压缩，外部扫描链称为扫描通道，以区别于内核内部的内部扫描链 ［2］。它们的数量明显少于内部扫描链的数量。链通道比的确定，定义了设计的压缩，直接影响测试覆盖率和测试数据量。有效压缩取决于扫描链和扫描通道 ［2］。

压缩可以表示为 ATPG 的测试器内存与压缩的比率或 no 的比率。ATPG 与压缩的测试周期。自 No.通道相同，两种计算将是等效的 ［3］。

压缩是两个因素的函数［3］。：

* 链与通道比率：扫描链（内部与核心）与扫描通道（外部）的比率

* 每种模式的班次循环次数变化（否。扫描链，否。扫描细胞和每个模式的初始周期）。

三、S罐压缩分析

我们只能直接控制链与渠道的比例。然而，这三个因素是相关的。内部扫描链与外部扫描通道的比率越高，每个模式的压缩率就越高，但压缩分析将在您改变不同因素时为您提供压缩的估计计算 ［3］。

一个。什么是分析压缩？

通常，扫描通道的数量由硬件资源决定，例如ATE上的测试通道和可用于测试的顶级设计引脚。但是，为了有效压缩，我们可以更改扫描链要求。［4］。 压缩分析命令处理不同链通道比对测试数据的影响，而无需修改芯片设计。压缩分析有助于确定压缩结构的链通道比率、测试覆盖率和测试数据量。

B.压缩分析如何工作？

它分两步分析应用程序的压缩。

这两个步骤如下：

1. 分析扫描插入的设计，并给出测试覆盖率开始下降的最大链通道比范围。

2. 计算指定链通道比的硬件配置，生成临时测试模式，并返回压缩配置 ［4］ 的测试数据统计信息。

C. 压缩分析流程：

1. 检查当前扫描配置并计算通道/链比。

一个。根据压缩配置，它将为您提供估计的压缩比。（使用测试/测试配置报告进行检查）。

2. 使用现有扫描配置写出扫描设计网表并生成运行模式。

3. 在模式生成开始之前，添加analyze_compression命令。（模式生成之前）［4］。

4.此命令将有助于分析压缩，并在模式生成阶段结束时为您提供以下统计信息。

该工具分析设计并返回一系列链-通道比率值，从故障覆盖率下降可忽略不计的比率开始，到故障覆盖率下降 1% 的比率结束，如下所示：

图2 压缩分析数据 ［4］

6. 为可忽略不计的故障覆盖率下降选择相应的通道环比值，并重新计算通道数。

7. 更新的通道号将是实现高压缩所需的最小通道，故障覆盖率下降可以忽略不计。

表三

结果比较

基于Flow，进行了通道缩减实验，表II显示了通道链比、压缩比、覆盖率和模式数的结果比较。

四。对分层测试的影响

致力于尖端技术导致顶级ASIC/SoC的引脚数减少。顶层将提供有限的引脚进行测试，大多数情况下，这些引脚在功能引脚之间共享［5］。引脚数量在顶层受到限制。使用以下示例，我们可以检查块级扫描通道减少在芯片级协作期间如何提供帮助。考虑下图所示的场景。

使用不同的案例/场景，我们将检查扫描通道减少如何在顶层提供帮助。

1） 案例 1：考虑我们有 3 个块内核可用，并且有两个在芯片顶层可用的实例。每个磁芯通过图3（a）所示的4个扫描通道运行。在芯片顶级模式生成和仿真期间，所有三个实例都将成组使用。3 个核心/块 * 2 个实例 = 6 个顶级实例。考虑到我们将有 12 个频道可用。为了容纳所有 6 个实例，我们需要创建 2 个模式来生成模式，如图 3（b） 所示。

图 3（b）。分层测试的概念图

因此，在这种情况下，我们需要创建总共 2 个组来容纳所有实例（每个 3 个）以使用 12 个可用的扫描通道。现在让我们看看另一个案例。

2） 案例 2：在这种情况下，请考虑使用 analyze_compression。我们已经减少了扫描通道，每个内核使用的扫描输入/输出通道数量为2个，如图4（a）所示。让我们检查统计数据。3 个核心块 * 2 个实例 = 6 个实例，顶部可用的总扫描通道为 12。每个块将只使用2个通道，所以使用的总通道是6个通道。考虑到这一点，现在我们可以在 1 个模式下容纳所有 6 个实例，如图 4（b） 所示。测试时间将减少一半。

图 4（b）。分层测试的概念图

V. 增加压缩和模式膨胀之间的权衡

1） 压缩比

扫描通道数的减少导致更高的压缩比。平衡压缩目标与测试资源和设计需求也很重要。使用不必要的大压缩目标可能会对压缩、测试质量和芯片设计布局产生不利影响。

2） 测试覆盖率较低

较高的压缩比增加了每个测试模式的压缩，但也增加了生成无法压缩的测试模式的可能性，并可能导致较低的测试覆盖率［6］。

3） 模式膨胀

更高的压缩比还减少了动态压实可以适应测试模式的故障数量。这可以增加测试模式的总数以检测这些故障。

为了减轻较高压缩对 ATPG 覆盖率和模式数的影响，在analyze_compression期间，选择通道与链比的值，以便对覆盖率的影响可以忽略不计。

结论

在本文中，我们检查了扫描压缩是否确实有助于减少ASIC设计中的测试时间（DFT），而且扫描通道减少是帮助顶级测试时间的一种方式。根据示例案例研究，我们可以确定有效压缩所需的最小通道数，以及它如何影响其他参数，如链通道比、压缩比和测试时间。如今在半导体行业中，这些因素被广泛用于节省测试成本。

审核编辑：郭婷