后端技术：时钟网格（Clock Mesh）技术和信号完整性的考虑

1.时钟树综合

在同步电路中，时钟信号连接所有的寄存器和锁存器，是整个电路工作的基本保障。然而从时钟的根节点到每个寄存器时钟端的延时，由于走的路径不相同，到达的时间也不相同

对时钟偏斜的要求

保持（Hold）时间约束

tclk1 + tcq + min(tlogic) > tclk2 + thold

建立（Setup）时间约束

T > tsetup + tcq + max(tlogic) - (tclk2 - tclk1)

在满足保持时间约束时，越小越好。而要满足建立时间约束时，越大越好，这样可以降低时钟周期，提高芯片频率 。

如何平衡不同时钟节点

时钟树方法的出现使得大型SoC中时钟偏斜的问题得以解决在一个芯片上，没有必要，也不可能完全消除时钟偏斜，只要把时钟偏斜控制在合理的范围内就可以了。

时钟树综合（Clock Tree Synthesis）技术

时钟树综合是指使用EDA工具自动生成时钟树，它包括时钟缓冲器的插入与时钟信号的布线。

时钟缓冲器的插入：时钟综合工具根据寄存器的位置和数量，决定插入缓冲器的层数、驱动力的大小和插入位置

时钟线的布线：由于时钟线的优先级高于一般信号线，所以应先布时钟线。这样可以让时钟线以最短的路径连接，避免延时过大，减少时钟偏斜

时钟网格（Clock Mesh）技术

时钟网格技术就是预先在整个设计上搭建时钟网格。

时钟网格与时钟树的最显著不同在于，网格类似于主干道，在设计中可以用更宽的金属线去绘制时钟网格，同时设计者可以用多个缓冲器去驱动网格 。

如何降低时钟树上的功耗

减少时钟缓冲器的数量

时钟缓冲器尽量插入到门控时钟后面

门控时钟的方法是将不需要时将时钟关掉。在进行时钟树综合时为了降低功耗应该尽量将时钟信号缓冲器插在门控时钟后

异步电路降低时钟树上的功耗

异步电路的工作模式是“事件驱动”，电路只在需要时工作，消除了速度浪费，由于不需同步，没有全局时钟，因此也消除了全局时钟树的功耗。

时钟树设计考虑因素

检查是否在时钟通路上有延迟器件。这种器件会造成时钟树为了平衡最长的时钟节点加过多的时钟缓冲器。

检查是否在时钟通路上存在设为不被优化（dont_touch）的器件。这些器件可能会影响时钟树综合工具对时钟树的优化。

芯片布局是否可以被调整使之更加利于时钟树综合。存在时钟相关的不同模块应该尽量放的近些。

检查是否可以创建新的时钟使之对时钟树综合有益。如果在整个芯片中只有一个时钟源，因为这个时钟源的负载太大，往往时钟通路会很长。如能在某些节点上创建不同的时钟，可以减少时钟树上的延迟，也就减少了时钟树上的缓冲器数量。

检查是否时钟树结点都是需要同步的。一定要确保时钟树综合时只同步那些需要同步的节点。

在使用时钟综合工具中应该尽量设置插入延时（Insertion Delay）和时钟偏斜为最符合实际的值，而非0。

尽量只使用时钟反相器而非时钟缓冲器进行时钟树综合。

2.布局规划

一个好的、提前的布局规划会使得深亚微米设计的物理实现在设计周期和设计质量上都受益匪浅。

从具体内容上看，布局规划包括版图上的电源规划和模块的布局规划。

电源规划可以帮助确保片上单元具有足够的电源与地连接。在很多情况下，尤其对于复杂的SoC设计，设计规划应当与源代码开发并行进行，布局和电源估计的优化可以与代码优化一同完成。

布局规划策略

在进行布局规划时，考虑一些制程工艺的基本特性是很重要的。

一个典型的基本单元库定义的单元行是水平的，版图上每层布线的方向遵循交互的图案，第1层水平，第2层竖直等。由于第1层金属常常用来在标准单元内部布线，或者为单元行提供电源，所以它作为常规布线的能力是有限的。

当为芯片和模块建立金属环（通常作为供电或噪声隔离的需要）的时候，要给布线留下足够的空间。将金属线布进模块内部的时候，设计者应该留心模块内部的障碍情况，以避免模块角落产生拥塞。

在任何物理设计工作中，理解目标制程工艺的要求十分重要。例如，最大金属线宽度的限制。电源环和地线环通常需要很宽，以满足芯片各部分的供电需要。

为了避免最大金属线宽度的限制，采用 “总线”式布线更可取。

应用规划步骤

芯片级布局规划：从外围的I/O开始做布局规划具有一定的代表性（依赖于封装设计）。

模块级布局规划 ：进行初步的综合以确定模块中所有基本单元的面积。

电源预算：在贯穿设计的过程中计算模块级的功率消耗以判断设计是否满足指定的功率预算是很重要的，而且在布局规划中要估算电源网格的尺寸。

电源规划和分析

3.布线

布线是在版图上将已经放好的单元连接在一起的过程。

布线工具根据布局的信息来连接单元。在通常情况下，布线工具需要缩短布线长度，均匀分布布线并满足时序的要求。

布线是一个运算密集型的处理，需要大量的细节数据，并且在各种绕线策略间权衡。

布线流程

全局布线

通道分配

详细布线

 

4.ECO技术

ECO（Engineering Change Order），主要是针对静态时序分析和后仿真中出现的问题，对电路和单元布局进行小范围的改动。

ECO分为两种：功能性的ECO和非功能性的ECO。

ECO技术的设计流程

ECO技术的优点

设计时间缩短，对局部范围的功能调整不需要重新做一遍后端设计流程；

调整结果具备预测性，相对于重新做一遍后端设计流程，ECO方案可以基本确保大部分功能与原先的方案的一致性，从而降低后端设计失败的风险。

详情请查看: 芯片设计中的ECO是什么？

5.功耗分析

功耗分析可以分成两种：静态功耗分析和动态功耗分析。

静态功耗分析可以根据标准单元及IP的静态功耗参数估算出来。

动态功耗分析与所用的测试向量有关，需要在布线完成后进行。

电压降（IR Drop）分析

由于供电流在金属线网上进行传导，而金属线网本身存在电阻值，在电流通过金属网络时，必然带来电压降。

如果不进行电压降分析，若芯片某一个部分供电不足，将导致性能的恶化，从而导致整个芯片功能的错误。通过电压降分析，可以了解到整个电源网络的供电情况，从而进行合理的供电网络规划，以保证芯片功能不会因为供电问题产生影响。

一般来说要把整个芯片的电压降控制在电源电压的10％以内。

电迁移（Electromigration）分析

在决定供电网络金属线宽度的时候，需要满足由代工厂工艺库中提供的电流密度规则。

若电流密度过大，而金属线宽过小，将导致电迁移现象出现。

而电迁移会导致金属线的断裂，损坏整个芯片，因此，对电迁移进行分析，也是必须的一个步骤，对于不满足EM规则的金属线，需要加大线宽。

6.信号完整性的考虑

随着先进的深亚微米制程在不断进步，使得互连线上的耦合电容、电阻增大，同时更大的电流密度和更低的电压引起的信号完整性问题成为新的挑战。如果没有得到充分重视，这些效应会导致芯片功能失效和出现可靠性问题。

为了处理这些信号完整性的影响，在物理实现的每一个阶段都需要引入大量的经过优化的物理互连拓扑结构和驱动的模型。

串扰

两条紧邻线路的翻转时间在时间域上重叠的话，会导致串扰引起的延时。跃迁的相对方向决定了路径比预先的变快还是变慢。

串扰引起的噪声会给相邻的线路中注入电压针刺型干扰。如果干扰电压超过了翻转阈值，将会引起错误的跃迁，造成潜在的错误行为。

串扰引起的延迟

由于电容性的耦合，发生在攻击者上的跃迁会部分传递给“受害者”，这会使“受害者”的跃迁波形发生意外的扭曲，从而导致“受害者”测量得到的延时发生变化。

转换方向相反，延时增加，导致建立时间的错误。

转换方向相同，延时减小，导致保持时间的错误。

串扰引起的噪声

除了影响时序，耦合性的电容还可以造成功能失效。当攻击者在“受害者”附近翻转时，它会造成“受害者”上面意外的信号翻转或者逻辑失效，这些被称为串扰造成的噪声

压降和电迁移

压降：电源网络上的电阻和瞬间的电流抽取都会造成基本单元上的电压下降。这种电压上的降低会使单元的延时增大，潜在地造成建立时间错误。

电迁移：在大电流密度下会产生电动力，使电子在金属晶格结构中对原子产生很大的冲击，产生电迁移现象。

7.物理验证

在将芯片版图正式交付代工厂之前，还需要经过一个重要的步骤，这就是物理验证。

通常所说的物理验证是指检查其设计是否满足设计规则（DRC，Design Rule Check）及确定版图与逻辑门网表之间的一致性（LVS，Layout Vs Schematics）。

设计规则检查（DRC）

常见的金属规则如下：

金属的最小宽度

同层金属之间的最小间距

金属包围多晶或通孔的最小面积

金属包围多晶或通孔的最小延伸长度

金属本身的最小面积

同层金属的最小密度

常见的通孔规则如下：

通孔的最小面积

同层通孔之间的最小间距

版图与原理图的一致性检查（LVS）

LVS是验证版图与原理图是否一致。工程师设计的版图是根据原理图在硅片上的具体几何形状的实现。在这里原理图就是布线后导出的逻辑门网表，版图就是同时导出的GDSII格式的版图文件。

对于基于标准单元的设计，LVS主要验证其中的单元有没有供电，连接关系是否与逻辑网表一致。

8.可制造性设计/面向良品率的设计

DFM/DFY的基本概念

可制造性设计是指将工艺技术应用于电路设计过程中，从而提高产品制造过程的可靠性，但可制造本身并不能保证高良品率。

面向良品率的设计是DFM的一部分，其解决方案是将良品率定义为一个设计指标，主要在版图设计前后考虑电路的功能质量问题，

通过将设计和生产工艺相结合，保证产品的高良品率。

DFM/DFY方法

掩模综合工具（Mask Synthesis Tools）实施分辨率增强技术（RET）

光学临近修正（OPC）和移相掩模（PSM）

变化图像

前提是我们了解印刷工艺会导致图像失真，而且了解失真的方式，然后按照失真相反的方向使原图失真

天线效应

天线效应主要是在互连线的制造过程中，产生负电荷的聚集，这些负电荷将传到与其相连接的MOS管的氧化栅极击穿使得MOS管的氧化栅极击穿，影响到MOS管的工作。

解决天线效应的方法

在违反规则的金属所连接到的MOS管栅极上加一个二极管将制造过程中聚集到MOS的管栅极上的负电荷及时地释放掉。

替换金属层，即跳线，特别是要限制Metal1到MOS的管栅极的长度，以此来减少负电荷的聚集量。

化学/机械抛光的考虑

在硅片制作过程中，需要完成化学/机械抛光（CMP，Chemical Mechanical Polish）的步骤。在布局密度有较大差异的不同区域，抛光程度也会相应有所差别。

金属通孔（VIA）失效影响

由于130 nm以下工艺采用铜互连线技术，尺寸的进一步减小，金属导线上的空洞（Voids）在热应力的作用下会向金属通孔（VIA）中流动，从而造成连接断路。

多金属通孔方法

用于加倍通孔而多出的金属将会增加金属的临界面积，对于使用低介电常数材料的技术，这一工艺步骤可能会导致应力增加并最终使介电层开裂，良率也会下降

编辑：黄飞