增强信号完整性并减少路由拥塞的芯片背面供电技术的挑战

实现3nm以下微缩的关键技术之一涉及在芯片背面提供功率。这种新颖的方法增强了信号完整性并减少了路由拥塞，但它也带来了一些新的挑战，目前还没有简单的解决方案。

背面供电 （BPD） 消除了在晶圆正面的信号线和电源线之间共享互连资源的需要。相反，顾名思义，电源被转移到晶圆背面，因此只有信号由正面互连传输。英特尔、三星和台积电都宣布了在2nm节点附近以某种形式实施 BPD 的计划。

除了消除RC瓶颈外，BPD还可以节省成本。英特尔高级副总裁兼逻辑技术开发联席总经理Sanjay Natarajan表示：“背面供电消除了对较低层前端互连的供电轨道的需求。“然后，英特尔可以选择在不跳过晶体管密度缩放的情况下，在互连缩放方面不那么激进。这允许不太复杂且最终更便宜的下层金属图案化。”

它还允许优化制造这些不同的金属层——作为更宽的 Vdd 和 Vss 线，以及更细的线来传输信号。尽管如此，背面电源网络带来了巨大的晶圆加工挑战——特别是因为这种变化可能发生在设备制造商从 finFET 转向纳米片晶体管的同一节点上。

例如，英特尔将在其20A （2nm） 节点引入RibbonFET和PowerVia。“围绕PowerVia的第一个关键挑战涉及在下一代RibbonFET晶体管周围的狭小空间内图案化电接触特征，同时不影响其性能。第二个是减薄背面硅，以可重复和可控的方式提供尽可能直接和低电阻的连接，”Natarajan说。

由于BPD方法非常新，业界正在权衡不同架构的利弊。

图 2：BPD方案提供了与晶圆加工复杂性水平增加相关的不同缩放优势。资料来源：应用材料

BPD方案一下

理想的供电网络在任何活动期间向 IC 上的有源电路提供恒定、稳定的电源电压。“关键参数是PDN在所有互连路径中的直流电阻，从IC的电源引脚到电路中的晶体管。”

图2显示了背面供电网络的三种实现方式。“在第一种方法中，逻辑单元保留电源轨，背面配电网络通过纳米TSV连接到电源轨，”应用材料公司董事总经理Mehul Naik说。“在第二种方法中，逻辑单元中没有电源轨。相反，电源通孔直接将电源从背面网络传输到电池或晶体管触点。这种方法更复杂，但它提高了功率效率并增加了单元面积缩放。在第三种方法中，来自背面网络的电源直接连接到每个晶体管的源极和漏极。”

Imec是最早开发背面供电方法的公司之一，它使用所谓的埋入式电源轨 （BPR）。“如果我们做背面供电网络，还有埋入式电源轨，从源极/漏极区域有一个通孔，从M0到那个BPR。所以我们有TSV穿过硅并落在掩埋的电源轨上，但是掩埋的电源轨甚至在晶体管制造之前就已经制作好了。它位于栅极形成之前和源极/漏极外延完成之前的纳米片鳍片之间，”高级研究员、研发副总裁兼imec 3D系统集成项目总监Eric Beyne解释道。“这就是铜永远不会用于此的原因之一。它必须经过所有的前端处理，所以它必须是兼容的——比如钨或钼。

将这些构建到制造流程本身就是一个挑战。“这些电源轨是在您定义鳍片或片材的过程中制造的，这些鳍片之间的空间最大，因为一旦您沉积了环栅和金属，鳍片更厚，两个相邻鳍片之间的间距非常窄，”Beyne说。“所以你必须用更小的特征尺寸制作非常深的通孔。”

他指出，到背面电源轨的短过孔可以位于 BPR 沿线的狭小空间内，从而提供良好的性能优势。

BPR平行于鳍片方向，部分埋在浅沟槽隔离层中，部分埋在硅衬底中。这与在M0或M1中具有电源轨的传统电网不同，它可以降低标准单元高度。

Natarajan说：“英特尔的 PowerVia 在背面供电网络和传统源触点之间提供了更直接、单一功能的连接，我们相信与imec方法相比，它可以实现更低的电阻。”

图 3：供电网络设计余量允许10%的IR压降。更高的级别可能会威胁到设备性能。资料来源：应用材料

图 4：通过移动电源轨，标准单元面积可以扩大20%到30%。资料来源：应用材料

为什么是背面供电，为什么是现在？

对向晶体管输送电力的方式进行这种重大改变的原因与电压 （IR） 损失有关，即电子必须穿过15层或更多层的互连线和通孔才能向数十亿人输送电力和数据现代SoC中的晶体管数量。［2］ 电源效率可以达到90% 的规格限制，或者芯片稳压器与其晶体管之间的10%电压 （IR） 损耗（见图3）。

在背面供电中，电源轨被移出逻辑单元，从而提高了逻辑密度，Applied Materials估计这相当于两代光刻缩放（见图4）。由于功率直接从晶体管下方输送，因此IR压降大大降低。

Arm和imec进行的模拟和制造研究确定，如果纳米TSV之间的距离小于2µm，则背面功率传输的效率可以是正面功率传输网络的7倍。

但是必须实现一些工艺和材料的变化才能使BPD在生产工厂中成为现实。“为了更好地利用区域和提高性能，背面供电 （BPD） 网络是一个有吸引力的选择。TEL企业创新部设备技术副总裁Tomonari Yamamoto表示：“为了实现它，不仅在薄膜、蚀刻、光刻和湿法，而且在晶圆键合和减薄技术方面都需要持续的工艺和工具改进。”事实上，许多较低电阻的金属正在被评估为替代铜的潜在候选者，随着BEOL互连CD深入到15nm以下，这将是必要的。

图 5：背面功率传输网络流程需要在具有350nm硅外延帽的50nm SiGe层上将晶圆极度减薄到《500nm。埋入式钌电源轨的电阻比钨轨低40%。晶圆键合之后是减薄、CMP、干法和湿法蚀刻，然后是TSV和M1形成。资料来源：imec

埋入式电源轨和BPD

imec工艺流程（见图 5）从SiGe的外延生长开始，然后是硅覆盖层。高Ge浓度 （25%） 可提高薄膜上CMP停止的选择性。然后在STI中蚀刻长掩埋的电源轨并延伸到硅中。Imec 比较了钨和钌CVD薄膜，后者的电阻降低了40%。然后使用SiCN-SiCN电介质键合将晶圆永久键合到载体晶圆。然后晶圆进行背面研磨和CMP，然后进行干法和湿法蚀刻。通过化学蚀刻去除SiGe。

晶圆键合过程必须小心执行，以尽量减少干扰后续图案化步骤的变形。“当你进行键合时，键合后图案很可能会变形，而背面图案必须纠正这些变形，”Beyne说。“它可能并不多，但即使在1ppm的缩放比例下，温度甚至不超过1°C，你也会膨胀硅，最终可能会在晶圆边缘出现150nm的未对准。”

接下来，纳米TSV工艺从氧化物沉积 （LPCVD） 开始，然后是自对准DUV图案化。使用先进的光刻校正方法，将x和y方向上的100nm重叠减少到10nm。博世蚀刻工具创建高AR nanoTSV，落在BPR氧化物和STI 上。接下来，将PECVD氧化物沉积在纳米TSV内部，然后对BPR进行溅射蚀刻，以实现纳米TSV和BPR之间的良好接触。TiN ALD之后是W CVD和W CMP。然后铜镶嵌形成背面金属（见图6）。

图 6：无源测试结构的TEM横截面显示带有90nm 纳米TSV的背面铜箔落在掩埋的电源轨上。资料来源：imec

Beyne说其他困难的挑战包括背面图案化和精确排列电源轨和标准电池尺寸。尽管采用EUV光刻技术的最先进叠加公差约为3nm，但在晶圆背面存在与晶圆键合相关的失真问题，叠加公差范围约为20nm。

“当然，在互连处理、创建高纵横比尺寸、沉积薄衬垫和无空隙阻挡层等方面，你会遇到所有常见的挑战，”他说。

重要的是，如果像今天所有晶圆厂一样首先处理晶体管，那么在2nm节点上就不一定要采用新的互连金属。事实上，Intel的PowerVia似乎正好允许这样做。“我们设计的PowerVia工艺与传统的前端接触金属（包括钨）和先进的金属工艺兼容，以发挥PowerVia的最佳性能，”Natarajan说。

Naik将背面供电网络描述为设计技术协同优化 （DTCO） 的一种形式，其中设计和工艺创新可带来系统级优势。他强调了在构建背面nanoTSV时存在的热限制。

“我们需要设计晶体管源极的背面触点，使其具有尽可能低的电阻，”Naik说。“这通常需要高温外延和退火工艺。然而，由于背面触点是在正面晶体管和互连件就位的情况下制造的，因此它们会因这些高温而退化。为了解决这个问题，Applied正在开发一种低温解决方案，该解决方案将高真空中的多达七个步骤组合在一起，包括用于预清洁、选择性硅化物沉积、ALD或PVD衬里沉积以及新金属填充的腔室。共同优化的CMP步骤留下完美均匀的背面接触层，我们可以在其上构建铜背面配电网络。”

提供充分隔离晶体管与电源网络的沉积薄膜以及接近晶体管有源区域的蚀刻步骤将需要精确的工程设计。Lam Research计算产品副总裁David Fried表示：“在蚀刻中，无论采用哪种工艺流程，您都需要高各向异性、无缺陷和无损伤的结果。” “在沉积中，一切都与您要沉积的材料参数有关。您需要低缺陷率、高产量以及设计这些材料的能力。”

一旦公司确实过渡到背面供电网络，重要的是该方法也可以扩展到下一个工艺节点。“我们的标准单元间距是105nm，如果你将nanoTSV连接到每个其他埋入式电源轨，则每210nm就有一个连接——所以200nm线和200nm间距。这与标准单元分离，因此如果你缩小到80纳米，它仍然可以工作，而且你不必在背面进行EUV光刻，在这种情况下，”Beyne说。

最小化RC延迟的后续步骤

自22nm器件世代以来，随着晶体管不断缩小，BEOL RC延迟已占总器件延迟的更大部分。对于铜镶嵌方法，无孔铜填充变得越来越具有挑战性，并且需要超薄润湿和封盖CVD工艺改进。

“对于铜，我们可以降低到200纳米左右，但你需要一个用于电镀的铜种子层。对于纳米TSV，使用ALD和CVD材料，钨和其他金属在高深宽比结构中的缩放效果更好，但您仍然需要TiN阻挡金属，例如用于钨。在某些时候，你拥有比块状金属更多的势垒，比如30纳米尺寸，”Beyne说。“钼对于这些TSV应用中的一些非常有吸引力，因为它是ALD并且它直接沉积在表面上。我想说钨是当今最常见的材料。改进的选择包括钌和钼，但它们仍处于研究阶段。”

TEL的山本也有类似的看法。“钌是一个候选材料，因为它对散射不太敏感，不需要厚的阻挡金属，但只需要一个厚度小于1纳米的粘附层。” 他补充说，镶嵌工艺倾向于提供2的纵横比，而减法蚀刻方案可实现更高的纵横比，这将降低电阻，同时可以控制电容的增加，例如，通过用气隙替换低k薄膜。

结论

优化背面网络的互连性能与正面网络的互连性能有些相似——确保背面金属的低电阻和长期可靠性。然而，Natarajan指出，通过将背面金属堆叠上的电源布线与正面金属堆叠上的信号布线分开，工程师可以自由地独立优化电阻与电容。公司也可能会根据性能需求做出不同的架构选择，例如双镶嵌工艺与减材工艺（金属沉积和蚀刻）。

领先的设备制造商将在2nm设计中采用背面供电，确保更清洁的供电并打破RC瓶颈。沉积、蚀刻、CMP、键合、晶圆减薄和DTCO的综合进步将影响这个拐点。

审核编辑：郭婷