接口互联总线协议介绍：BoW接口和AIB接口

　　1、BoW 协议简介

　　BoW（Bunch of Wires）是 ODSA（Open Domain-Specific Architecture）提出的一个 chiplet 标准，目的是使来自多个供应商的芯片能利用先进封装工艺集成到一起。BoW 标准规定了与 MAC 相连的逻辑接口以及与封装基板相连的物理接口。BoW 的实现可分为数据通路和控制通路。数据通路是数模混合电路，负责将数据从 MAC 传输到封装基板。控制通路用来管理数据传输，需要提供控制位用以控制芯片的初始化、校准等行为，以及状态位用以输出状态信息。控制通路可接收外部控制总线的输入，例如 I2C 等。

　　BoW 接口的基本单元称为 slice。BoW slice 包括一对差分时钟信号，16 个单端的并行 数据线和可选的 FEC、AUX 线。slice 可以配置成只具有 TX 或 RX 功能，也可以配置成同时具备这两者，但在工作时必须是单向的。BoW 接口时钟由 PLL 提供，TX slice 会将本地 PLL时钟转发给 MAC 以及链路的另一侧，RX slice 则会接收来自远端的时钟并转发到 MAC。可选的 FEC 信号用于前向纠错降低误码率，AUX 信号可用于实现 DBI、流控、冗余等。多个slice 的组合称为 stack，BoW 链路由一个或多个 stack 沿着芯片边缘排列组成。BoW 标准规定了链路传输的基本模式和快速模式，每种模式下可以有多个时钟频率。

　　连接的双方可以采用不同的模式，但是需要保证每根数据线的速率相等。 影响 BoW 时钟频率和数据线速率的因素有：封装工艺的选择、芯片连接的物理距离、bump 间距。BoW 数据线均采用 DDR 方式传输数据，在基本模式下采用 Interposer 方式封装，要求时钟频率至少为 1GHz，每根 BoW数据线速率为 2Gbps。在快速模式下，采用 Laminate 封装方式，可以支持的最大时钟频率为 8GHz，速率为 16Gbps。 BoW 接口向后兼容，可以灵活支持各种先进封装工艺，支持 5nm~28nm 工艺节点。

　　BoW 以低成本、低功耗、低延迟和高带宽为设计目标，它的优势还包括：既能以较低数据传输速率与现有并行标准兼容，也能以比现有并行标准更高的速率运行，不需要硅基板互连，两个 BoW 接口可以在不同的 bump pitch 上实现等。BoW 的不足之处在于它的封装路由较其他的基于 XSR 或 USR 的串行差分互连技术更为复杂，这增加了测试、封装的复杂度与成本。

　　2、AIB 协议简介

　　AIB（Advanced Interface Bus）是 Intel 提出的一种在物理层实现互连的方案。与传统接口相比，AIB 可以支持数千根线路信号，提升芯片之间数据传输的速度。AIB 标准为芯片规定了一个接口，这个接口可以连接到不同芯片上的兼容接口上，从而达到简化设计的目的。AIB 标准规定了与 MAC 相连的接口信号参数配置，同时规定了封装的物理布局要求。接口信号参数配置用于 AIB 接口的逻辑功能实现，物理布局用于 AIB 接口的具体实现。 AIB 有 AIB Base 和 AIB Plus 两种配置，AIB Base 用于轻量级实现，AIB Plus 可以提供更高的传输速度。为了便于芯片开发人员设计，AIB 将正在芯片上创建的接口称为近端端口，与近端端口相连的端口称为远端端口，在设计过程中芯片开发人员只需考虑近端端口即可。

　　AIB 接口中一共定义了四种信号：分别为数据信号，时钟信号，控制信号和异步信号。数据信号中包括数据输入信号（RX），数据输出信号（TX）；时钟信号中包含从近端端口发出的数据时钟输出信号，从远端端口发出的数据时钟输入信号和控制信号所需要的时钟信号；控制信号仅用在 AIB Plus 版本中，用于实现端口之间的精准握手，主要负责时钟的占空比校正和前向时钟相位调整；异步信号中包含指示芯片是否完成供电和复位的供电复位信号，用于检测另一设备的设备检测信号，显示是否已准备好和 MAC 层进行数据传输的 MAC 信号以及芯片开发人员自行设计的其他信号。

　　AIB 接口之中包含有很多的 I/O 块，这些 I/O 块分组堆叠为一列通道，一列之中包含 1，2，4，8，12，16 或 24 个通道，在 55 微米的微凸块上最多可以支持一个通道有 160 个 I/O 块，这些 I/O 块可以分为 TX 或者 RX 进行数据传输。同时，AIB 支持冗余技术，如果 AIB 信号的线路出现故障，可以转而使用相邻的线路，从而确保设计可用性。在物理布局上，需要尽可能的缩小凸块间距，即将这些凸块交错放置到每一行之中，同时还需保证各条线路之间的长度相同。 AIB 接口能够用于芯片和芯片之间的高速连接，能够大大提升数据传输速率，紧凑型的 布局可以缩小芯片的面积，使用冗余技术可以提高芯片的良品率。但是与此同时，封装布局要求较严格，使得封装难度加大，增加了封装的复杂度和设计成本。

　　编辑：黄飞